Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Organizacja i Architektura
Komputerów
Architektury IA-32 i IA-64
1
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Architektura IA-32
Intel Architecture 32
 pierwszy procesor IA-32  8086 (1978)
 podstawowa architektura utrzymana do 1993 r (pierwszy
procesor Pentium  superskalar, 2 potoki)
Architektura P6
 pierwszy procesor  Pentium Pro (1995)
3-potokowy superskalar
5 jednostek wykonawczych
8+8KB L1 cache, 256 KB L2 cache
 Pentium III (1999)
16+16 KB L1 cache, 256 lub 512 L2 cache
Streaming SIMD Extension (SSE)  równoległe operacje na
spakowanych 32-bitowych liczbach FP w rejestrach SSE o
rozmiarze 128 bitów
 Pentium III Xeon  ulepszona pamięć cache
2
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Pentium CPU (1993)
" dwa potoki U i V
" instrukcje są
dobierane parami
3
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Mikroarchitektura P6
Zapoczątkowana w Pentium Pro (1995)
 Używana w procesorach Intel wcześniejszych od P4
 Mieszana architektura CISC-RISC
lista instrukcji typu CISC
translacja kodu programu na ciąg mikrooperacji RISC
 3 potokowy superskalar, out-of-order execution
14-stopniowy potok instrukcji
 Potok składa się z 3 części:
wydawanie instrukcji: in-order
wykonanie instrukcji: out-of-order (RISC core)
kończenie instrukcji (retire): in-order
4
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Mikroarchitektura P6 cd.
5
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Mikroarchitektura P6 cd.
6
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
P6  Pentium III Xeon
7
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Pentium 4
Nazwa projektu: Willamette
Architektura NetBurst
Głęboki potok  20 stopni
 zaprojektowany do pracy z szybkim zegarem >1,5 GHz
 różne części CPU pracują z różną częstotliwością zagara
Trzy sekcje:
 wydawanie instrukcji (dispatch)  in-order
 wykonanie instrukcji  out-of-order
 kończenie instrukcji  in-order
Technologia SSE2
 ulepszone technologie MMX i SSE
8
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Intel NetBurst
9
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Pentium 4  trace cache
IA32
uops
Instrs.
Instruct. Trace
L2 Cache
Decoder Cache
Operations
Trace Cache
 zastępuje tradycyjną pamięć cache
 instrukcje są przechowywane w zdekodowanej
postaci (jako mikrooperacje)
 zmniejsza wymagania dotyczące szybkości pracy
dekodera
10
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Ulepszenia w NetBurst wobec P6
Trace cache  12K mikrooperacji
8 KB L1 cache, czas dostępu 2 cykle
256 KB L2 cache, czas dostępu 7 cykli
ALU taktowane podwójną częstotliwością zegara
20-stopniowy potok, częstotliwość > 1,5 GHz
Poczwórna przepływność szyny (400 MHz) 
quad-pumped
Technologia SSE2
11
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Pentium 4  układy wykonawcze
12
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Hyper-Threading
13
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Rejestry P4
14
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Rejestry P4 cd.
15
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Rejestry P4 cd.
16
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Modele pamięci
" Flat Model
płaski model pamięci  bez
podziału na segmenty
" Segmented Model
pamięć podzielona na
segmenty
" Real-Address-Model
segmentacja typu x86
17
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja pamięci
Rejestry segmentów
Segment kodu programu
Segment danych
Segment stosu
Dodatkowe segmenty
danych
18
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja pamięci cd.
19
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja
20
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja cd.
21
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja cd.
22
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja cd.
23
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja cd.
24
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja cd.
25
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Segmentacja cd.
26
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Protekcja
27
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Wskaz
niki P4
28
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Koncepcja IA-64
29
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Koncepcja IA-64
30
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Koncepcja IA-64 cd.
31
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Architektura IA-64
32
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Rejestry IA-64
33
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Format instrukcji IA-64
34
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Predykaty IA-64
35
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Predykaty IA-64
36
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Spekulacja IA-64
37
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Spekulacja IA-64
38
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Licznik pętli IA-64
39
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Obroty rejestrów IA-64
40
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Pamięć IA-64  proces
41
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Pamięć IA-64  proces
42
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Pamięć IA-64  system
43
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Pamięć IA-64  regiony
44
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Architektura IA-64
Itanium
 opracowany w 2000 roku
 około 10 mln tranzystorów
Itanium 2
 opracowany w 2002 roku
 cache L3 on chip
 6 jednostek ALU
 linijka L1  64 bajty
45
Wyższa Szkoła Informatyki Stosowanej i Zarządzania
Podsumowanie
Mikroarchitektura P6
Architektura Pentium 4
 NetBurst
 trace cache
 Hyper-Threading
Modele pamięci
Segmentacja pamięci
Protekcja
Architektura IA-64 (Itanium)
 EPIC (wariant VLIW)
 predykaty
 spekulacja
 organizacja pamięci (regiony)
46