25 marca 2008 Cyfrowe układy kombinacyjne 1
Cyfrowe
Cyfrowe
Cyfrowe
układy
układy
układy
kombinacyjne
kombinacyjne
kombinacyjne
25 marca 2008 Cyfrowe układy kombinacyjne 2
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Y1
Y1
X1
X1
Y2
Y2
X2
X2
Y3
Y3
X3
X3
Yn
Yn
Xn
Xn
Układy kombinacyjne charakteryzuje funkcja, która każdemu stanowi
Układy kombinacyjne charakteryzuje funkcja, która każdemu stanowi
wejściowemu Xi "X jednoznacznie przyporządkowuje stan 0 lub 1 sygnału
wejściowemu Xi "X jednoznacznie przyporządkowuje stan 0 lub 1 sygnału
wyjściowego yi
wyjściowego yi
25 marca 2008 Cyfrowe układy kombinacyjne 3
CMOS Inverter
CMOS Inverter
CMOS Inverter
and Logic Gates
and Logic Gates
and Logic Gates
25 marca 2008 Cyfrowe układy kombinacyjne 4
CMOS Inverter
CMOS Inverter
CMOS Inverter
25 marca 2008 Cyfrowe układy kombinacyjne 5
CMOS Inverter
CMOS Inverter
CMOS Inverter
VIN
VSS VOUT VDD
25 marca 2008 Cyfrowe układy kombinacyjne 6
n
+
p
+
p
n
+
+
p
n
n
+
Inverter
Inverter
Inverter
VDD
VDD
PMOS
PMOS
1
1
1
F=VSS
F=VSS
In = VDD
In = VDD
NMOS
NMOS
VSS
VSS
VDD
VDD
PMOS
PMOS
0
0
0
F=VDD
F=VDD
In = VSS
In = VSS
NMOS
NMOS
VSS
VSS
25 marca 2008 Cyfrowe układy kombinacyjne 7
Switching
Switching
Threshold
Threshold
25 marca 2008 Cyfrowe układy kombinacyjne 10
Noise Margins
Noise Margins
Noise Margins
VOH
VOH
VM
VM
VOL
VOL
VIN
VIN
VIL VIH
VIL VIH
25 marca 2008 Cyfrowe układy kombinacyjne 11
Out
Out
V
V
Dynamic
Dynamic
Behaviour
Behaviour
25 marca 2008 Cyfrowe układy kombinacyjne 12
Dynamic Behaviour
Dynamic Behaviour
Dynamic Behaviour
VDD VDD
V V
VOUT
VOUT
VOUT
VOUT
VIN = 0
VIN = 0
VIN = VDD
VIN = VDD
25 marca 2008 Cyfrowe układy kombinacyjne 13
Dynamic Behaviour
Dynamic Behaviour
Dynamic Behaviour
VDD VDD
V V
VOUT VOUT
VOUT VOUT
VIN = 0
VIN = 0
VIN = VDD
VIN = VDD
Gate response time is determined by the time to
Gate response time is determined by the time to
charge CL through Rp (discharge CL through Rn )
charge CL through Rp (discharge CL through Rn )
25 marca 2008 Cyfrowe układy kombinacyjne 14
Capacitance
Capacitance
25 marca 2008 Cyfrowe układy kombinacyjne 15
Capacitance Sources
Capacitance Sources
Capacitance Sources
wiring capacitance
wiring capacitance
intrinsic MOS transistor capacitances
intrinsic MOS transistor capacitances
extrinsic MOS transistor capacitances
extrinsic MOS transistor capacitances
25 marca 2008 Cyfrowe układy kombinacyjne 16
Capacitance Calculations
Capacitance Calculations
Capacitance Calculations
25 marca 2008 Cyfrowe układy kombinacyjne 17
Czas propagacji
Czas propagacji
25 marca 2008 Cyfrowe układy kombinacyjne 18
Czas propagacji
Czas propagacji
Czas propagacji
Czas propagacji: tplh, tphl, opóz
nienie mierzone od
Czas propagacji: tplh, tphl, opóz
nienie mierzone od
momentu, gdy sygnał wejściowy osiągnie 50% wartości
momentu, gdy sygnał wejściowy osiągnie 50% wartości
Vin maksymalnej, do czasu kiedy sygnał wyjściowy osiągnię 50
Vin maksymalnej, do czasu kiedy sygnał wyjściowy osiągnię 50
% wartości maksymalnej. Generalnie tplh `" tphl.
% wartości maksymalnej. Generalnie tplh `" tphl.
Vmax
Vmax
Vmax/2
Vmax/2
t
t
0
0
tPLH tPHL
tPLH tPHL
Vout
Vout
Vmax
Vmax
Vmax/2
Vmax/2
t
t
0
0
25 marca 2008 Cyfrowe układy kombinacyjne 19
Czas propagacji
Czas propagacji
Czas propagacji
Czas narastania (Rise Time): tr, czas potrzebny do wzrostu
Czas narastania (Rise Time): tr, czas potrzebny do wzrostu
sygnału od 10% do 90% jego wartości maksymalnej.
sygnału od 10% do 90% jego wartości maksymalnej.
Vin
Vin
Vmax
Vmax
0,9 Vmax
0,9 Vmax
0,1 Vmax
0,1 Vmax
t
t
0
0
tr
tr
25 marca 2008 Cyfrowe układy kombinacyjne 20
Czas propagacji
Czas propagacji
Czas propagacji
Czas opadania (Fall Time): tf , czas potrzebny do spadku sygnału od
Czas opadania (Fall Time): tf , czas potrzebny do spadku sygnału od
90% do 10% jego wartości maksymalnej.
90% do 10% jego wartości maksymalnej.
Vin
Vin
Vmax
Vmax
0,9 Vmax
0,9 Vmax
0,1 Vmax
0,1 Vmax
t
t
0
0
tf
tf
25 marca 2008 Cyfrowe układy kombinacyjne 21
Czas propagacji w układach kombinacyjnych
Czas propagacji w układach kombinacyjnych
Czas propagacji w układach kombinacyjnych
Czas propagacji sygnału w układzie wyznaczany jest to
Czas propagacji sygnału w układzie wyznaczany jest to
największe opóz
nienie jakie może wystąpić w układzie
największe opóz
nienie jakie może wystąpić w układzie
5 ns 12 ns
5 ns 12 ns
5 ns 12 ns
5 ns 12 ns
8 ns
8 ns
Tp = 5 ns + 12 ns = 17 ns Tp = 8 ns + 12 ns = 20 ns
Tp = 5 ns + 12 ns = 17 ns Tp = 8 ns + 12 ns = 20 ns
25 marca 2008 Cyfrowe układy kombinacyjne 22
Czas propagacji w układach
Czas propagacji w układach
Czas propagacji w układach
kombinacyjnych
kombinacyjnych
kombinacyjnych
Using gates with finite propagation delays, tplh and tphl
Using gates with finite propagation delays, tplh and tphl
instead of zero gate delays used in functional analysis.
instead of zero gate delays used in functional analysis.
Gate tPLH tPHL
Gate tPLH tPHL
Invert 12 8
Invert 12 8
XOR 18 13
XOR 18 13
Vin
Vin
x
x
1
1
z
z
y
y
x z x z x z
x z x z x z
I1 I2 I3
I1 I2 I3
25 marca 2008 Cyfrowe układy kombinacyjne 23
Propagation Delay of Combinational
Propagation Delay of Combinational
Propagation Delay of Combinational
Circuits
Circuits
Circuits
input low-to-high transition input high-to-low transition
input low-to-high transition input high-to-low transition
25 marca 2008 Cyfrowe układy kombinacyjne 24
Inverter Propagation Delay
Inverter Propagation Delay
Inverter Propagation Delay
Determine the worst case propagation delay through
Determine the worst case propagation delay through
the circuit
the circuit
5 ns 12 ns
5 ns 12 ns
5 ns 12 ns
5 ns 12 ns
8 ns
8 ns
Tp = 5 ns + 12 ns = 17 ns Tp = 8 ns + 12 ns = 20 ns
Tp = 5 ns + 12 ns = 17 ns Tp = 8 ns + 12 ns = 20 ns
25 marca 2008 Cyfrowe układy kombinacyjne 25
Propagation Delay of Combinational
Propagation Delay of Combinational
Propagation Delay of Combinational
Circuits
Circuits
Circuits
Using gates with finite propagation delays, tplh and tphl
Using gates with finite propagation delays, tplh and tphl
instead of zero gate delays used in functional analysis.
instead of zero gate delays used in functional analysis.
Gate tPLH tPHL
Gate tPLH tPHL
Invert 12 8
Invert 12 8
XOR 18 13
XOR 18 13
Vin
Vin
x
x
1
1
z
z
y
y
x z x z x z
x z x z x z
I1 I2 I3
I1 I2 I3
25 marca 2008 Cyfrowe układy kombinacyjne 26
Propagation Delay of Combinational
Propagation Delay of Combinational
Propagation Delay of Combinational
Circuits
Circuits
Circuits
input low-to-high transition input high-to-low transition
input low-to-high transition input high-to-low transition
25 marca 2008 Cyfrowe układy kombinacyjne 27
Power
Power
Consumption
Consumption
25 marca 2008 Cyfrowe układy kombinacyjne 28
Dynamic Power Consumpsion
Dynamic Power Consumpsion
Dynamic Power Consumpsion
Pdyn = CL " VDD2 " f
Pdyn = CL " VDD2 " f
Pdyn = CL " VDD2 " f
Pdyn = 6fF " 2.5V2 " 500MHz = 20źW
Pdyn = 6fF " 2.5V2 " 500MHz = 20źW
1M gates
1M gates
Ptot = 20W
Ptot = 20W
Ptot = 20W
25 marca 2008 Cyfrowe układy kombinacyjne 29
Direct-Path Currents Power Consumpsion
Direct-Path Currents Power Consumpsion
Direct-Path Currents Power Consumpsion
Pd= ts " IPeak " VDD " f
Pd= ts " IPeak " VDD " f
Pd= ts " I Peak " VDD " f
Pdyn = 100ps " 50 źA " 2.5V " 500MHz
Pdyn = 100ps " 50 źA " 2.5V " 500MHz
= 6.25 źW
= 6.25 źW
1M gates
1M gates
Ptot = 6.25 W
Ptot = 6.25 W
25 marca 2008 Cyfrowe układy kombinacyjne 30
Static Power Consumpsion
Static Power Consumpsion
Static Power Consumpsion
Pstat = Istat " VDD
"
Pstat = Istat VDD
Pstat = Istat " VDD
Pstat = 10pA/źm2 " 0.5 źm2 " 2.5V
Pstat = 10pA/źm2 " 0.5 źm2 " 2.5V
= 125 pW
= 125 pW
1M gates
1M gates
Ptot = 125 źW
Ptot = 125 źW
25 marca 2008 Cyfrowe układy kombinacyjne 31
Bramki
Bramki
Bramki
Logiczne
Logiczne
Logiczne
25 marca 2008 Cyfrowe układy kombinacyjne 32
Contents
Contents
Contents
" NAND & NOR
" NAND & NOR
" AND
" AND
" 3  state Inverter
" 3  state Inverter
" Transmission Gate
" Transmission Gate
" XOR
" XOR
" Complex Gates
" Complex Gates
"
"
25 marca 2008 Cyfrowe układy kombinacyjne 33
NAND & NOR
NAND & NOR
25 marca 2008 Cyfrowe układy kombinacyjne 34
The NAND Gate
The NAND Gate
The NAND Gate
F
A
B
VDD
VDD
PMOS
PMOS
PMOS
PMOS
B
B
F F = A + B
F F = A + B
0 1
0 1
F
F
0 1 1
0 1 1
NMOS
NMOS
A
A A
A
1 1 0
1 1 0
B
B
NMOS
NMOS
F = A " B
F = A " B
VSS
VSS
6nand
25 marca 2008 Cyfrowe układy kombinacyjne 35
The NAND Gate
The NAND Gate
The NAND Gate
VDD
VDD
VDD
VDD
PMOS
PMOS
PMOS
PMOS
F
F
A
A
NMOS
NMOS
A B
A B
B
B
F
F
NMOS
NMOS
VSS
VSS
VSS
VSS
1 nand
25 marca 2008 Cyfrowe układy kombinacyjne 36
The NOR Gate
The NOR Gate
The NOR Gate
F
A
B
VDD
VDD
PMOS
PMOS
B
B
F = A " B
F = A " B
F
F
0 1
0 1
PMOS
PMOS
0 1 0
0 1 0
A
A A
A
1 0 0
1 0 0
F
F
B
B
NMOS
NMOS
F = A + B
F = A + B
VSS
VSS
6nor
25 marca 2008 Cyfrowe układy kombinacyjne 37
The 3 Input NOR Gate
The 3 Input NOR Gate
The 3 Input NOR Gate
A VDD
VDD
F
B
C F=A " B " C
F=A " B " C
A
A
BC
BC
F
F
00 01 11 10
00 01 11 10
PMOS
PMOS
0 1 0 0 0
0 1 0 0 0
A
A
1 0 0 0 0
1 0 0 0 0
B
B
C
C
F
F
F =A + B + C
F =A + B + C
NMOS
NMOS
VSS
VSS
mwind
25 marca 2008 Cyfrowe układy kombinacyjne 38
AND
AND
AND
25 marca 2008 Cyfrowe układy kombinacyjne 39
The AND Gate
The AND Gate
The AND Gate
F
A
B
VDD
VDD
PMOS
PMOS
PMOS
PMOS
F
A
F
F
B
NMOS
NMOS
A
A
B
B
NMOS
NMOS
VSS
VSS
dsch
25 marca 2008 Cyfrowe układy kombinacyjne 40
=
=
3  state
3  state
3  state
Inverter
Inverter
Inverter
25 marca 2008 Cyfrowe układy kombinacyjne 41
Enable input case
Enable input case
Enable input case
Logic conflict
Logic conflict
Logic conflict
One active at each time
One active at each time
One active at each time
25 marca 2008 Cyfrowe układy kombinacyjne 42
The 3 State Inverter
The 3 State Inverter
The 3 State Inverter
VDD
VDD
PMOS
PMOS
Enable
Enable
F
F
0 1
0 1
0 x 1
0 x 1
1 x 0
1 x 0
In F
In F
Enable
Enable
VSS
VSS
NMOS
NMOS
25 marca 2008 Cyfrowe układy kombinacyjne 43
In
In
The 3 State Inverter
The 3 State Inverter
The 3 State Inverter
VDD
VDD
PMOS
PMOS
VDD
VDD
Data F
Data F
F
F
Enable
Enable
VSS
VSS
NMOS
NMOS
VSS
VSS
25 marca 2008 Cyfrowe układy kombinacyjne 44
Enable
Enable
Data
Data
Transmission Gate
Transmission Gate
Transmission Gate
25 marca 2008 Cyfrowe układy kombinacyjne 45
The Transmission Gate
The Transmission Gate
The Transmission Gate
En
En
Enable
Enable
In
In
Out
Out
Out
Out
0 1
0 1
Enable
Enable
0 x 0
0 x 0
En
En
In
In
1 x 1
1 x 1
Enable
Enable
Input
Input
Ouput In
Ouput In
Out
Out
Enable
Enable
Enable
Enable
25 marca 2008 Cyfrowe układy kombinacyjne 46
The Transmission Gate
The Transmission Gate
The Transmission Gate
En
En
Enable
Enable
In
In
Out
Out
Out
Out
0 1
0 1
0 x 0 En
0 x 0 En
In
In
1 x 1
1 x 1
25 marca 2008 Cyfrowe układy kombinacyjne 48
Shift Register
Shift Register
Shift Register
25 marca 2008 Cyfrowe układy kombinacyjne 49
Complex Gates
Complex Gates
Complex Gates
25 marca 2008 Cyfrowe układy kombinacyjne 50
The Complex Gate
The Complex Gate
The Complex Gate
How to design logic function?
How to design logic function?
F = (A " B) + (C " D)
F = (A " B) + (C " D)
There are two way to design logic circuit:
There are two way to design logic circuit:
" Gate level design
" Gate level design
- basic design elements are gates
- basic design elements are gates
" Transistor level design
" Transistor level design
 basic design elements are transistors
 basic design elements are transistors
25 marca 2008 Cyfrowe układy kombinacyjne 51
The Complex Gate  gate level design
The Complex Gate  gate level design
The Complex Gate  gate level design
F = (A "
B) + (C " D)
F = (A "
B) + (C " D)
CD
CD
F
F
A
00 01 11 10
00 01 11 10
B F
00 1 1 0 1
00 1 1 0 1
C
01 1 1 0 1
01 1 1 0 1
D
AB
AB
11 0 0 0 0
11 0 0 0 0
=
=
10 1 1 0 1
10 1 1 0 1
A
B F
C
D
25 marca 2008 Cyfrowe układy kombinacyjne 52
The Complex Gate  gate level design
The Complex Gate  gate level design
The Complex Gate  gate level design
F = (A " B) + (C " D)
F = (A " B) + (C " D)
Circuit consists 16 transistors
Circuit consists 16 transistors
25 marca 2008 Cyfrowe układy kombinacyjne 53
The Complex Gate
The Complex Gate
The Complex Gate
NMOS network:
NMOS network:
AND operator translates into NMOS transistor in series
AND operator translates into NMOS transistor in series
OR operator translates into NMOS transistor in parallel
OR operator translates into NMOS transistor in parallel
VDD VDD
VDD VDD
PMOS
PMOS
PMOS
PMOS
PMOS
NAND gate PMOS
NAND gate
NOR gate
NOR gate
F
F
PMOS
PMOS
A
A
A
NMOS A
NMOS
F
F
B NMOS
B NMOS B
B
NMOS
NMOS
VSS VSS
VSS VSS
25 marca 2008 Cyfrowe układy kombinacyjne 54
The Complex Gate
The Complex Gate
The Complex Gate
PMOS network
PMOS network
AND operator translates into PMOS transistor in parallel
AND operator translates into PMOS transistor in parallel
OR operator translates into PMOS transistor in series
OR operator translates into PMOS transistor in series
VDD VDD
VDD VDD
PMOS
PMOS
NAND gate
NAND gate PMOS
PMOS
NOR gate
NOR gate
F
F
PMOS
PMOS
A
A
A
A
NMOS
NMOS
F
F
B B
B NMOS B
NMOS
NMOS
NMOS
VSS VSS
VSS VSS
25 marca 2008 Cyfrowe układy kombinacyjne 55
The Complex Gate
The Complex Gate
The Complex Gate
Inverted function: F = (A " B) + (C " D)
Inverted function: F = (A " B) + (C " D)
VDD
VDD
CD
CD
PMOS
PMOS
F
F
B
B
A
A
00 01 11 10
00 01 11 10
0 0 1 1 0 1
0 0 1 1 0 1
C
C
0 1 1 1 0 1
0 1 1 1 0 1
A
A
F
F
B
B
1 1 0 0 0 0
1 1 0 0 0 0
10 1 1 0 1
10 1 1 0 1
D
D
NMOS: F = AB + CD
NMOS: F = AB + CD
NMOS
NMOS
PMOS: F = A C +A D +B C +B D =
PMOS: F = A C +A D +B C +B D =
VSS
VSS
= C (A +B )+D (A +B ) = (A  +B )(C +D )
= C (A +B )+D (A +B ) = (A +B )(C +D )
=(AB) *(CD) =AB+CD
=(AB) *(CD) =AB+CD
Circuit consists 8 Transistors
Circuit consists 8 Transistors
25 marca 2008 Cyfrowe układy kombinacyjne 56
The Complex Gate
The Complex Gate
The Complex Gate
Inverted function: F = (A " B) + (C " D)
Inverted function: F = (A " B) + (C " D)
A
A
F
F
B
B
Function
Function
C
C
D
D
Non-inverting function need extra inverter at the output
Non-inverting function need extra inverter at the output
F = (A " B) + (C " D) ==> F = (A " B) + (C " D)
F = (A " B) + (C " D) ==> F = (A " B) + (C " D)
A
A
F Not F
F Not F
B
B
Function
Function
C
C
D
D
25 marca 2008 Cyfrowe układy kombinacyjne 57
The Complex Gate
The Complex Gate
The Complex Gate
- Euler Path
- Euler Path
- Euler Path
Euler graphs allow to find way of layout design without
Euler graphs allow to find way of layout design without
breaks
breaks
VDD
VDD
PMOS
PMOS
B
B
A
A
C
C
Node
Node
F
F
Branch
Branch
Euler path consists:
Euler path consists:
D
D
" Nodes are source and drain connections NMOS
NMOS
" Nodes
VSS
VSS
" Branch are transistors
" Branch
Branches mirror the series-parallel connection of the transistors in the
circuit.
Two graphs for nMOS and pMOS have to be created
25 marca 2008 Cyfrowe układy kombinacyjne 58
The Complex Gate
The Complex Gate
The Complex Gate
- Euler Path
- Euler Path
- Euler Path
VDD
VDD
PMOS
PMOS
Algorithm for Gate designed without
Algorithm for Gate designed without
B
B
A
A
breaks:
breaks:
C
C
" Find all Euler paths that cover the graph
" Find all Euler paths that cover the graph
F
F
" Find a pMOS and nMOS Euler path that have
" Find a pMOS and nMOS Euler path that have
identical labeling (ordering of gate labels)
identical labeling (ordering of gate labels)
D
D
" If is not found  break the gate in minimum
" If is not found  break the gate in minimum
NMOS
NMOS
VSS
VSS
number of places to achieve identical labeling in
number of places to achieve identical labeling in
each piece of gate
each piece of gate
F
F
VDD
VDD
NMOS Logic
NMOS Logic
PMOS Logic
PMOS Logic
A
A
Paths: C
Paths: C
Paths:
Paths:
B
B
A
A ACDB
ACDB
ACDB
ACDB
ABDC
ABDC
ADCB
ADCB
BACD
BACD
ABCD
ABCD
B D
B D
BDCA
BDCA
C D
C D
BDCA
BDCA
& & & &
& & & &
BCDA
BCDA
VSS
VSS
& & & &
& & & &
F
F
A C D B
A C D B A C D B
A C D B a"
a"
25 marca 2008 Cyfrowe układy kombinacyjne 59
The Complex Gate
The Complex Gate
The Complex Gate
VDD
VDD VDD
VDD
PMOS
PMOS
B
B
A
A
C
C
F
F
A C D B
A C D B
D
D
NMOS
NMOS
VSS
VSS
A
A
F
F
C
C
D
D
B
B
Vss
Vss
25 marca 2008 Cyfrowe układy kombinacyjne 60
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Multiplexery
Multiplexery
Multiplexery
i demultipleksery
i demultipleksery
i demultipleksery
25 marca 2008 Cyfrowe układy kombinacyjne 61
Multipleksery
Multipleksery
Multipleksery
Umożliwiają wybór i przesłanie na wyjście sygnału z jednego z
Umożliwiają wybór i przesłanie na wyjście sygnału z jednego z
N wejść
N wejść
D0
D0
D1
D1
Out
Out
D2
D2
D3
D3
S1 S0
S1 S0
Numer wejścia jest określany przez stan wejść adresowych
Numer wejścia jest określany przez stan wejść adresowych
(sterujących) S0, S1 ....
(sterujących) S0, S1 ....
Z uwagi na naturalny kod binarny stosowany do określenia
Z uwagi na naturalny kod binarny stosowany do określenia
adresu, liczba wejść jest związana z liczbą wejśc sterujących
adresu, liczba wejść jest związana z liczbą wejśc sterujących
zależnością: N = 2n
zależnością: N = 2n
25 marca 2008 Cyfrowe układy kombinacyjne 62
The Multiplexer
The Multiplexer
The Multiplexer
S1 S0 OUT
S1 S0 OUT
D0
D0
0 0 D0
0 0 D0
D1
D1
0 1 D1
0 1 D1
Out
1 0 D2
1 0 D2
1 1 D3 D2
1 1 D3 D2
D3
D3
S1 S0
S1 S0
Need (n + 1)-input AND gates for selection and a 2n-input
Need (n + 1)-input AND gates for selection and a 2n-input
OR gate to get the output.
OR gate to get the output.
25 marca 2008 Cyfrowe układy kombinacyjne 63
The Multiplexer
The Multiplexer
The Multiplexer
S1 S0 OUT
S1 S0 OUT
D0
D0
0 0 D0
0 0 D0
D1
D1
0 1 D1
0 1 D1
Out
1 0 D2
1 0 D2
1 1 D3 D2
1 1 D3 D2
D3
D3
En
En
S1 S0
S1 S0
Dodatkowe wejście enable pozwala zablokować stan wyjścia
Dodatkowe wejście enable pozwala zablokować stan wyjścia
multipleksera
multipleksera
25 marca 2008 Cyfrowe układy kombinacyjne 64
The Multiplexer
The Multiplexer
The Multiplexer
En
En
D0
D0
D1
D1
S1 S0 OUT
S1 S0 OUT
Out
Out
0 0 D0
0 0 D0
0 1 D1
0 1 D1
1 0 D2
1 0 D2
1 1 D3
1 1 D3
D8
D8
S1 S2 S3
S1 S2 S3
Dodatkowe wejście enable pozwala zablokować stan wyjścia
Dodatkowe wejście enable pozwala zablokować stan wyjścia
multipleksera
multipleksera
25 marca 2008 Cyfrowe układy kombinacyjne 65
The Multiplexer
The Multiplexer
The Multiplexer
MUX with n select lines can be used to implement any
MUX with n select lines can be used to implement any
boolean function of n variables by directly connecting the
boolean function of n variables by directly connecting the
data inputs to  1 or  0
data inputs to  1 or  0
0
0
D0
D0
S1 S0 OUT
S1 S0 OUT
1
1
D1
D1
0 0 0
0 0 0
Out
Out
1
1 D2
D2
0 1 1
0 1 1
D3
D3
0
0
1 0 1
1 0 1
S1 S0
S1 S0
1 1 0
1 1 0
25 marca 2008 Cyfrowe układy kombinacyjne 66
Multiplexer
Multiplexer
The Multiplexer
The Multiplexer
The Multiplexer
S1 S0 OUT
S1 S0 OUT
0 0 0
0 0 0
0 1 1
0 1 1
1 0 1
1 0 1
1 1 0
1 1 0
25 marca 2008 Cyfrowe układy kombinacyjne 67
The Multiplexer as AND Gate
The Multiplexer as AND Gate
The Multiplexer as AND Gate
MUX with n select lines can be used to implement any
MUX with n select lines can be used to implement any
boolean function of n variables by directly connecting the
boolean function of n variables by directly connecting the
data inputs to  1 or  0
data inputs to  1 or  0
S1 S0 OUT
S1 S0 OUT
0
0
D0
D0
0
0
x
x
D1
D1
0 0 0
0 0 0
z
z
z
z
y
y
0
0 D2
0 1 0 D2
0 1 0 a"
a"
1 0 0 D3
1 0 0 D3
1
1
1 1 1
1 1 1
x y
x y
25 marca 2008 Cyfrowe układy kombinacyjne 68
Multiplexer
Multiplexer
The Multiplexer as OR Gate
The Multiplexer as OR Gate
The Multiplexer as OR Gate
MUX with n select lines can be used to implement any
MUX with n select lines can be used to implement any
boolean function of n variables by directly connecting the
boolean function of n variables by directly connecting the
data inputs to  1 or  0
data inputs to  1 or  0
S1 S0 OUT
S1 S0 OUT
0
0
D0
D0
1
1
x
x
D1
D1
0 0 0
0 0 0
z
z
z
z
y
y
1
1 D2
0 1 1 D2
0 1 1 a"
a"
1 0 1 D3
1 0 1 D3
1
1
1 1 1
1 1 1
x y
x y
25 marca 2008 Cyfrowe układy kombinacyjne 69
Multiplexer
Multiplexer
The Multiplexer
The Multiplexer
The Multiplexer
Use a 4 to 1 MUX to implement:
Use a 4 to 1 MUX to implement:
F = x y z + xyz + yz
F = x y z + xyz + yz
S1=y S0=z F F
S1=y S0=z F F
0 0
0 0 = x �" 1 �" 0 + x �" 0 �" 1 + 0 �" 0 0
= x �" 1 �" 0 + x �" 0 �" 1 + 0 �" 0 0
0 1 = x �" 1 �" 1 + x �" 0 �" 0 + 0 �" 1 x
0 1 = x �" 1 �" 1 + x �" 0 �" 0 + 0 �" 1 x
1 0 = x �" 0 �" 0 + x �" 1 �" 1 + 1 �" 0 x
1 0 = x �" 0 �" 0 + x �" 1 �" 1 + 1 �" 0
x
1 1 = x �" 0 �" 1 + x �" 1 �" 0 + 1 �" 1 1
1
1 1 = x �" 0 �" 1 + x �" 1 �" 0 + 1 �" 1
25 marca 2008 Cyfrowe układy kombinacyjne 70
The Multiplexer
The Multiplexer
The Multiplexer
Use a 4 to 1 MUX to implement:
Use a 4 to 1 MUX to implement:
F = x y z + xyz + yz
F = x y z + xyz + yz
S0
S0
S1=y S0=z F
S1=y S0=z F
D0
0 D0
0
S1 0 1
S1 0 1
D1
D1
F
F
0 0 0
0 0 0
0 0 x Out
0 0 x Out
D2
D2
0 1 x
0 1 x x
x
1 x 1
1 x 1
D3
D3
1 0 x
1 0 x
1
1
1 1 1
1 1 1
S1 S0
S1 S0
y z
y z
It is possible to generate any function of (n+1) variables with
It is possible to generate any function of (n+1) variables with
a 2n to 1 MUX, and an INVERTER
a 2n to 1 MUX, and an INVERTER
25 marca 2008 Cyfrowe układy kombinacyjne 71
Multiplexer
Multiplexer
The Multiplexer
The Multiplexer
The Multiplexer
Multiplexer 2 to 1
Multiplexer 2 to 1
Sel
Sel
D0
D0
En
En
In Out
In Out
D0
D0
Out
Out
D1
D1
==
==
Sel
Out Sel
Out
En
En
In Out
In Out
D1
D1
The main component of the multiplexer is transmission gate
The main component of the multiplexer is transmission gate
25 marca 2008 Cyfrowe układy kombinacyjne 72
MUX
MUX
The Multiplexer
The Multiplexer
The Multiplexer
Multiplexer 4 to 1
Multiplexer 4 to 1
S1 S0 F
S1 S0 F
D0
D0
A
A
Out
Out
0 0 D
0 0 D
D1
D1
Sel
B Sel
B
D0
D0
F 0 1 C
F 0 1 C
Out
Out
1 0 B
1 0 B
D1
D1
Sel
Sel
C
C
D0
D0
1 1 A
1 1 A
Out
Out
D1
D1
D
D
Sel
Sel
S0 S1
S0 S1
25 marca 2008 Cyfrowe układy kombinacyjne 73
MUX
MUX
MUX
MUX
MUX
MUX
The Multiplexer 4 to 1
The Multiplexer 4 to 1
The Multiplexer 4 to 1
S1 S0 F
S1 S0 F
A
A
0 0 D
0 0 D
0 1 B
0 1 B
B
B
1 0 C
1 0 C
C
1 1 A C
1 1 A
D
D
S1
S1
S0
S0
F
F
00 10 01 11
00 10 01 11
25 marca 2008 Cyfrowe układy kombinacyjne 74
Demultiplekser
Demultiplekser
Demultiplekser
Umożliwiają wybór i przesłanie sygnału z wejścia do jednego z N
Umożliwiają wybór i przesłanie sygnału z wejścia do jednego z N
wyjść
wyjść
Numer wyjścia jest określany przez stan wejść asresowych
Numer wyjścia jest określany przez stan wejść asresowych
(sterujących)
(sterujących)
S1 S0 D3 D2 D1 D0
S1 S0 D3 D2 D1 D0
0 0 0 0 0 Z
0 0 0 0 0 Z
D0
D0
D1
D1
Z In
Z In
0 1 0 0 Z 0
0 1 0 0 Z 0
D2
D2
D3
D3
1 0 0 Z 0 0
1 0 0 Z 0 0
S1 S0
S1 S0
1 1 Z 0 0 0
1 1 Z 0 0 0
25 marca 2008 Cyfrowe układy kombinacyjne 75
Demultiplexer
Demultiplexer
Demultiplekser
Demultiplekser
Demultiplekser
Stosowane jako dekodery z naturalnego kodu binarnego na kod
Stosowane jako dekodery z naturalnego kodu binarnego na kod
 1 z N
 1 z N
Liczba wyjść jest związana z liczbą wejść sterujących
Liczba wyjść jest związana z liczbą wejść sterujących
zależnością: N = 2n
zależnością: N = 2n
S1 S0 D3 D2 D1 D0
S1 S0 D3 D2 D1 D0
0 0 0 0 0 Z
0 0 0 0 0 Z
D0
D0
0 1 0 0 Z 0
0 1 0 0 Z 0
D1
D1
Z In
Z In
D2
D2
1 0 0 Z 0 0
1 0 0 Z 0 0
D3
D3
1 1 Z 0 0 0
1 1 Z 0 0 0
S1 S0
S1 S0
25 marca 2008 Cyfrowe układy kombinacyjne 76
Demultiplexer
Demultiplexer
Demultiplekser
Demultiplekser
Demultiplekser
S1 S0 D3 D2 D1 D0
S1 S0 D3 D2 D1 D0
D0
D0
0 0 0 0 0 Z
0 0 0 0 0 Z
0 1 0 0 Z 0
0 1 0 0 Z 0
Z
Z D1
D1
1 0 0 Z 0 0
1 0 0 Z 0 0
1 1 Z 0 0 0
1 1 Z 0 0 0
D2
D2
D3
D3
S1 S0
S1 S0
Need (n + 1)-input AND gates for selection to get the 2n-
Need (n + 1)-input AND gates for selection to get the 2n-
outputs
outputs
25 marca 2008 Cyfrowe układy kombinacyjne 77
Demultiplekser
Demultiplekser
Demultiplekser
Po podaniu odpowiedniego sygnału na wejście demultipleksera na wyjściach są
Po podaniu odpowiedniego sygnału na wejście demultipleksera na wyjściach są
dostępne realizacje wszystkich mintermów
dostępne realizacje wszystkich mintermów
a b c
a b c
a b c
a b c
a bc
a bc
a bc
a bc
1
1
z
z
ab c
ab c
ab c
ab c
abc
abc
abc
abc
a b c
a b c
25 marca 2008 Cyfrowe układy kombinacyjne 78
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Kodery i dekodery,
Kodery i dekodery,
Kodery i dekodery,
konwertery kodów
konwertery kodów
konwertery kodów
25 marca 2008 Cyfrowe układy kombinacyjne 79
The Decoder
The Decoder
The Decoder
" n inputs is decoded into 2n outputs
" n inputs is decoded into 2n outputs
D0
D0
Decoder
Decoder
X1
X1
D1
D1
X2
X2
D2
D2
D3
D3
En
En
25 marca 2008 Cyfrowe układy kombinacyjne 80
The Decoder
The Decoder
The Decoder
" n inputs is decoded into 2n outputs
" n inputs is decoded into 2n outputs
x1 x0 En D3 D2 D1 D0
x1 x0 En D3 D2 D1 D0
0 0 1 0 0 0 1
0 0 1 0 0 0 1
D33= Enx00x11
x
D3 = Enx0x1
D = Enx
0 1 1 0 0 1 0
0 1 1 0 0 1 0
D22= Enx00x11
  x
D2 = Enx0 x1
D = Enx
D11= Enx00x11 
x 
D1 = Enx0x1
1 0 1 0 1 0 0
1 0 1 0 1 0 0
D = Enx
D00= Enx00x1 1 
  x
D0 = Enx0 x1
D = Enx
1 1 1 1 0 0 0
1 1 1 1 0 0 0
x x 0 0 0 0 0
x x 0 0 0 0 0
" Each output represents a minterm of an n variable function. The output
" Each output represents a minterm of an n variable function. The output
that corresponds to the minterm that appears on the inputs is asserted (low
that corresponds to the minterm that appears on the inputs is asserted (low
or high depending on the particular decoder), all other outputs are
or high depending on the particular decoder), all other outputs are
deasserted.
deasserted.
" Some decoders have enable inputs. If the enable is not asserted, all
" Some decoders have enable inputs. If the enable is not asserted, all
outputs are inactive.
outputs are inactive.
25 marca 2008 Cyfrowe układy kombinacyjne 81
The Decoder
The Decoder
The Decoder
D33= Enx00x11
x
D3 = Enx0x1
D = Enx
D22= Enx00x11
  x
D2 = Enx0 x1
D = Enx
D11= Enx00x11 
x 
D1 = Enx0x1
D = Enx
D00= Enx00x1 1 
  x
D0 = Enx0 x1
D = Enx
D0
D1
x0
D0
x1 D2
D1
D3
D2
En
D3
25 marca 2008 Cyfrowe układy kombinacyjne 82
Decoder
Decoder
x0
x1
En
The Decoder
The Decoder
The Decoder
Decoders can be used to implement logic functions
Decoders can be used to implement logic functions
x1 x0 F1 F2
x1 x0 F1 F2
0 0 0 0
0 0 0 0
D0
x0
D1 F1
F1
0 1 1 1
0 1 1 1
Dec
x1 Dec
D2
En
D3
1 0 1 1
1 0 1 1
F2
F2
1 1 0 1
1 1 0 1
25 marca 2008 Cyfrowe układy kombinacyjne 83
4 bit Decoder
4 bit Decoder
4 bit Decoder
A large size decoder can be constructed by cascading smaller decoders with enable
A large size decoder can be constructed by cascading smaller decoders with enable
lines to form a decoder tree
lines to form a decoder tree
A B C D En Out
A B C D En Out
D0
m0
m0
0 0 0 0 1 m0
0 0 0 0 1 m0
x0 D1
m1
m1
0 0 0 1 1 m1
0 0 0 1 1 m1
D2
m2
m2
x1
0 0 1 0 1 m2
0 0 1 0 1 m2
m3
D3 m3
En
0 0 1 1 1 m3
0 0 1 1 1 m3
D0
0 1 0 0 1 m4
0 1 0 0 1 m4
m4
m4
x0 D1
0 1 0 1 1 m5
0 1 0 1 1 m5
m5
m5
D2
0 1 1 0 1 m6
0 1 1 0 1 m6
m6
m6
x1
D0
m7
0 1 1 1 1 m7 m7
0 1 1 1 1 m7 D3
En
x0 D1
1 0 0 0 1 m8
1 0 0 0 1 m8
D0
D2
m8
m8
x1
1 0 0 1 1 m9
1 0 0 1 1 m9
x0 D1
m9
D3 m9
En
1 0 1 0 1 m10
1 0 1 0 1 m10
D2
m10
m10
x1
1 0 1 1 1 m11
1 0 1 1 1 m11
m11
m11
D3
En
1 1 0 0 1 m12
1 1 0 0 1 m12
D0
m12
m12
1 1 0 1 1 m13
1 1 0 1 1 m13
x0 D1
m13
m13
1 1 1 0 1 m14
1 1 1 0 1 m14
D2
m14
m14
x1
1 1 1 1 1 m15
1 1 1 1 1 m15
A
B A
B
m15
m15
D3
En
x x x x 0 none
x x x x 0 none
D C
D C
25 marca 2008 Cyfrowe układy kombinacyjne 84
The Encoder
The Encoder
The Encoder
Encoder is opposite of decoder. Its output has fewer bits
Encoder is opposite of decoder. Its output has fewer bits
than the input code.
than the input code.
Binary Encoder: input: 1-out-of-2n code
Binary Encoder: input: 1-out-of-2n code
output: n-bit binary code
output: n-bit binary code
D3 D2 D1 D0 x1 x0
D3 D2 D1 D0 x1 x0
0 0 0 1 0 0
0 0 0 1 0 0
D0
x0
D1
0 0 1 0 0 1 Encoder
0 0 1 0 0 1 Encoder
D2
x1
D3
0 1 0 0 1 0
0 1 0 0 1 0
1 0 0 0 1 1
1 0 0 0 1 1
25 marca 2008 Cyfrowe układy kombinacyjne 85
The Encoder
The Encoder
The Encoder
Priority Encoder:
Priority Encoder:
Consider a system with 2n devices, each of which indicates
Consider a system with 2n devices, each of which indicates
a request for service.
a request for service.
- a binary encoder can be used to determine the requesting device if and
- a binary encoder can be used to determine the requesting device if and
only if at most one input is asserted at a time.
only if at most one input is asserted at a time.
- multiple requests at a time can
- multiple requests at a time can
D0 D1 D2 D3 x1 x0
D0 D1 D2 D3 x1 x0
be handled by assigning priority
be handled by assigning priority
to the input lines, so that when
to the input lines, so that when
1 X X X 0 0
1 X X X 0 0
multiple requests are asserted,
multiple requests are asserted,
the encoding device produces
the encoding device produces
0 1 X X 0 1
0 1 X X 0 1
the number of the highest-
the number of the highest-
priority requestor - a priority
priority requestor - a priority
0 0 1 X 1 0
0 0 1 X 1 0
encoder
encoder
0 0 0 1 1 1
0 0 0 1 1 1
25 marca 2008 Cyfrowe układy kombinacyjne 86
The Encoder
The Encoder
The Encoder
D3D2
D3D2
D0 D1 D2 D3 x1 x0
D0 D1 D2 D3 x1 x0
X1
X1
00 01 11 10
00 01 11 10
0 0 0 0 0 0
0 0 0 0 0 0
00 0 1 1 1
0 0 0 1 1 1 00 0 1 1 1
0 0 0 1 1 1
0 0 1 0 1 0
0 0 1 0 1 0 01 0 0 0 0
01 0 0 0 0
D1D0
D1D0
0 0 1 1 1 0
0 0 1 1 1 0
11 0 0 0 0
11 0 0 0 0
0 1 0 0 0 1
0 1 0 0 0 1
10 0 0 0 0
10 0 0 0 0
0 1 0 1 0 1
0 1 0 1 0 1
X1 = D0 D1 D3 + D0 D1 D2
X1 = D0 D1 D3 + D0 D1 D2
0 1 1 0 0 1
0 1 1 0 0 1
0 1 1 1 0 1
0 1 1 1 0 1
D3D2
D3D2
1 0 0 0 0 0
1 0 0 0 0 0
X0
X0
00 01 11 10
00 01 11 10
1 0 0 1 0 0
1 0 0 1 0 0
00 0 0 0 1
00 0 0 0 1
1 0 1 0 0 0
1 0 1 0 0 0
01 0 0 0 0
01 0 0 0 0
1 0 1 1 0 0
1 0 1 1 0 0
D1D0
D1D0
11 0 0 0 0
11 0 0 0 0
1 1 0 0 0 0
1 1 0 0 0 0
10 1 1 1 1
10 1 1 1 1
1 1 0 1 0 0
1 1 0 1 0 0
1 1 1 0 0 0
1 1 1 0 0 0
X0 = D0 D2 D 3 + D0 D1
X0 = D0 D2 D3 + D0 D1
1 1 1 1 0 0
1 1 1 1 0 0
25 marca 2008 Cyfrowe układy kombinacyjne 87
The Encoder
The Encoder
The Encoder
x1 = D0 D1 D3 + D0 D1 D2
x1 = D0 D1 D3 + D0 D1 D2
x1 = D0 D1 D3 + D0 D1 D2
x0 = D0 D2 D3 + D0 D1
x0 = D0 D2 D3 + D0 D1
x0 = D0 D2 D3 + D0 D1
D0
D0
x1
D1
D1
D2
D2
x0
D3
D3
D0
x0
D1
Encoder
Encoder
D2
x1
D3
25 marca 2008 Cyfrowe układy kombinacyjne 88
The Encoder
The Encoder
The Encoder
D0 D1 D2 D3 x1 x0
D0 D1 D2 D3 x1 x0
1 X X X 0 0
1 X X X 0 0
0 1 X X 0 1
0 1 X X 0 1
0 0 1 X 1 0
0 0 1 X 1 0
0 0 0 1 1 1
0 0 0 1 1 1
25 marca 2008 Cyfrowe układy kombinacyjne 89
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Hazard
Hazard
Hazard
25 marca 2008 Cyfrowe układy kombinacyjne 90
Hazard
Hazard
Hazard
Krótkie zakłócenie impulsowe na wyjściu układu podczas procesów
Krótkie zakłócenie impulsowe na wyjściu układu podczas procesów
przejściowych
przejściowych
Hazard funkcjonalny - powstaje na skutek jednoczesnej zmiany
Hazard funkcjonalny - powstaje na skutek jednoczesnej zmiany
dwóch lub więcej sygnałów wejściowych propagujących drogami o
dwóch lub więcej sygnałów wejściowych propagujących drogami o
różnych opóz
nieniach (trudny do eliminacji
różnych opóz
nieniach (trudny do eliminacji
Hazard logiczny  pojedyncza zmiana sygnału na wejściu propaguje
Hazard logiczny  pojedyncza zmiana sygnału na wejściu propaguje
drogami o różnych opóz
nieniach (eliminowanie przez dodanie
drogami o różnych opóz
nieniach (eliminowanie przez dodanie
nadmiarowych elementów w układzie)
nadmiarowych elementów w układzie)
Hazard krytyczny - występuje w układach asynchronicznych.
Hazard krytyczny - występuje w układach asynchronicznych.
25 marca 2008 Cyfrowe układy kombinacyjne 91
Typy Hazardu
Typy Hazardu
Typy Hazardu
Hazard statyczny  w jedynkach
Hazard statyczny  w jedynkach
Hazard statyczny  w zerach
Hazard statyczny  w zerach
Hazard dynamiczny 1 0
Hazard dynamiczny 1 0
Hazard dynamiczny 0 1
Hazard dynamiczny 0 1
25 marca 2008 Cyfrowe układy kombinacyjne 92
Hazard statyczny
Hazard statyczny
Hazard statyczny
Hazard statyczny może wystąpić, gdy choćby jeden sygnał jest przesyłany
Hazard statyczny może wystąpić, gdy choćby jeden sygnał jest przesyłany
dwoma drogami o różnych opóz
nieniach, prowadzącymi do jednej bramki.
dwoma drogami o różnych opóz
nieniach, prowadzącymi do jednej bramki.
Możliwość wystąpienia hazardu można wykryć na siatce Karnaugh, jeżeli
Możliwość wystąpienia hazardu można wykryć na siatce Karnaugh, jeżeli
forma boolowska jest reprezentowana przez stykające się grupy,
forma boolowska jest reprezentowana przez stykające się grupy,
odpowiadające implikantom prostym. Stykanie się takich grup wskazuje na
odpowiadające implikantom prostym. Stykanie się takich grup wskazuje na
obecność hazardu. Aby uniknąć hazardu, należy wprowadzić dodatkową
obecność hazardu. Aby uniknąć hazardu, należy wprowadzić dodatkową
bramkę reprezentującą dodatkowy implikant.
bramkę reprezentującą dodatkowy implikant.
x2x1
x2x1
00 01 11 10
00 01 11 10
F = X2X1 + X0X 2
F = X2X1 + X0X 2
x0
x0
0 0 0 1 0
0 0 0 1 0
F = X2X1 + X0X 2 + X0X1
F = X2X1 + X0X 2 + X0X1
1 1 1 1 0
1 1 1 1 0
25 marca 2008 Cyfrowe układy kombinacyjne 93
Hazard statyczny
Hazard statyczny
Hazard statyczny
F = X2X1 + X0X 2 F = X2X1 + X0X 2 + X0X1
F = X2X1 + X0X 2 F = X2X1 + X0X 2 + X0X1
X1
X1
X1
X1
X2
X2
y1
y1
X2
X2
y1
y1
z
z
z
z
y2
y2
y
y
y2
y2
y
y
X0
X0
X0
X0
X2
X2
Y
Y
Przy X0 = X1 = 1 impuls hazardu
Przy X0 = X1 = 1 impuls hazardu
Y1
Y1
zostaje wyeliminowany
zostaje wyeliminowany
Y2
Y2
Z
Z
25 marca 2008 Cyfrowe układy kombinacyjne 94
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny
W układach wielopoziomowych można zaobserwować zjawisko hazardu
W układach wielopoziomowych można zaobserwować zjawisko hazardu
dynamicznego. Polega ono na pojawieniu się na wyjściu układu impulsu
dynamicznego. Polega ono na pojawieniu się na wyjściu układu impulsu
szpilkowego bezpośrednio po zmianie poziomów logicznych z 0 na 1 lub 1 na 0.
szpilkowego bezpośrednio po zmianie poziomów logicznych z 0 na 1 lub 1 na 0.
Hazard dynamiczny może wystąpić, gdy choćby jeden sygnał jest przesyłany
Hazard dynamiczny może wystąpić, gdy choćby jeden sygnał jest przesyłany
do wyjścia trzema drogami o różnych opóz
nieniach.
do wyjścia trzema drogami o różnych opóz
nieniach.
X1 Y2 Y4 Z
X1 Y2 Y4 Z
X1
X1
X1 Y1 Y3 Y4 Z
X1 Y1 Y3 Y4 Z
X2 y2
X2 y2
y3
y3
y1
y1
X1 Y1 Z
X1 Y1 Z
X0
X0
y4
y4
z
z
25 marca 2008 Cyfrowe układy kombinacyjne 95
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny
X1
X1
X1 Y2 Y4 Z
X1 Y2 Y4 Z
X2 = 0 y2
X2 = 0 y2
X1 Y1 Y3 Y4 Z
X1 Y1 Y3 Y4 Z
y3
y3
y1
y1
X1 Y1 Z
X1 Y1 Z
X0 = 0
X0 = 0
y4
y4
z
z
X1
X1
Y1
Y1
Y2
Y2
Y3
Y3
Y4
Y4
Z
Z
25 marca 2008 Cyfrowe układy kombinacyjne 96
Hazard
Hazard
Hazard
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Są stosowane jako układy detektorów początku i końca impulsu wejściowego.
Są stosowane jako układy detektorów początku i końca impulsu wejściowego.
Do uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się
Do uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się
opóz
nienie jednego z torów sygnału wejś ciowego przez połączenie kaskadowe
opóz
nienie jednego z torów sygnału wejściowego przez połączenie kaskadowe
dodatkowych inwerterów lub bramek.
dodatkowych inwerterów lub bramek.
Sa to tzw. Układy logicznego różniczkowania.
Sa to tzw. Układy logicznego różniczkowania.
X1 y1
X1 y1
z
z
X1
X1
Y1
Y1
Z
Z
25 marca 2008 Cyfrowe układy kombinacyjne 97
Hazard
Hazard
Hazard
Układy generujace hazard są również celowo wykorzystywane w praktyce.
Układy generujace hazard są również celowo wykorzystywane w praktyce.
Są stosowane jako układy detektorów poczatku i końca impulsu wejściowego.
Są stosowane jako układy detektorów poczatku i końca impulsu wejściowego.
Do uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się
Do uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się
opóżnienie jednego z torów sygnału wejś ciowego przez połączenie kaskadowe
opóżnienie jednego z torów sygnału wejściowego przez połączenie kaskadowe
dodatkowych inwerterów lub bramek.
dodatkowych inwerterów lub bramek.
Sa to tzw. Układy logicznego różniczkowania.
Sa to tzw. Układy logicznego różniczkowania.
X1 y1
X1 y1
z
z
X1
X1
Y1
Y1
Z
Z
25 marca 2008 Cyfrowe układy kombinacyjne 98
Hazard
Hazard
Hazard
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Są stosowane jako układy detektorów początku i końca impulsu wejściowego.
Są stosowane jako układy detektorów początku i końca impulsu wejściowego.
Do uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się
Do uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się
opóz
nienie jednego z torów sygnału wejś ciowego przez połączenie kaskadowe
opóz
nienie jednego z torów sygnału wejściowego przez połączenie kaskadowe
dodatkowych inwerterów lub bramek.
dodatkowych inwerterów lub bramek.
Sa to tzw. Układy logicznego różniczkowania.
Sa to tzw. Układy logicznego różniczkowania.
X1 y1
X1 y1
z
z
X1
X1
Y1
Y1
Z
Z
25 marca 2008 Cyfrowe układy kombinacyjne 99