Cyfr
Cyfr
Cyfr
Cyfr
Cyfrowe
Cyfrowe
Cyfrowe
Cyfrowe
układy
układy
układy
układy
układy
układy
układy
układy
kbi yj
kbi yj
kbi yj
kbi yj
kombinacyjne
kombinacyjne
kombinacyjne
kombinacyjne
j
j
j
j
6 marca 2011 Wojciech Kucewicz 2
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Y1
Y1
X1
X1
Y2
Y2
X2
X2
Y3
Y3
X3
X3
Yn
Yn
Xn
Xn
Xn
Xn
Układy kombinacyjne charakteryzuje funkcja, która każdemu stanowi
Układy kombinacyjne charakteryzuje funkcja, która każdemu stanowi
wejściowemu Xi "X jprzyporządkowuje stan 0 lub 1 sygnału
wejściowemu Xi "X jprzyporządkowuje stan 0 lub 1 sygnału
j jednoznacznie p yp jyg
j jednoznacznie p yp jyg
i
i
wyjściowego yi
wyjściowego yi
6 marca 2011 Wojciech Kucewicz 3
Tranzystor MOS
Tranzystor MOS
y
y
jako
jako
jako
jako
przełącznik
przełącznik
przełącznik
przełącznik
6 marca 2011 Wojciech Kucewicz 4
MOS jak przełącznik
MOS jak przełącznik
MOS jak przełącznik
MOS jak przełącznik
Tranzystor MOS może być traktowany jako przełącznik z nieskończoną
Tranzystor MOS może być traktowany jako przełącznik z nieskończoną
rezystancją w stanie wyłączonym i rezystancją Ron w stanie włączonym
rezystancją w stanie wyłączonym i rezystancją Ron w stanie włączonym
Rezystancja jest odwrotnie
Rezystancja jest odwrotnie
proporcjonalna do stosunku W/L
proporcjonalna do stosunku W/L
(podwojenie W zmniejsza o p ę Ron
(podwojenie W zmniejsza o p ę Ron
(pj jpołowę
(pj jpołowę
on
on
)
)
DlaVDD >>VT +VDSat/2, Ron nie zależy
DlaVDD >>VT +VDSat/2, Ron nie zależy
od VDD
od VDD
od VDD
od VDD
Gdy VDD obniży się do VT , Ron
Gdy VDD obniży się do VT , Ron
gwałtownie rośnie
gwałtownie rośnie
MOS transistor, 0.25um, W/L = 1.5, VT = -0.4V
MOS transistor, 0.25um, W/L = 1.5, VT = -0.4V
6 marca 2011 Wojciech Kucewicz 5
NMOS jak przełącznik
NMOS jak przełącznik
NMOS jak przełącznik
NMOS jak przełącznik
VDD VSS
VDD VSS
VDD VSS
VDD VSS
NMOS
NMOS
NMOS
Tranzystor NMOS przewodzi, gdy na Tranzystor NMOS nie przewodzi, gdy
bramkę przyłoży się wysokie napięcie na bramkę przyłoży się niskie napięcie
(> VT) (< VT)
6 marca 2011 Wojciech Kucewicz 6
NMOS jak przełącznik
NMOS jak przełącznik
NMOS jak przełącznik
NMOS jak przełącznik
Logiczny sygnał wejściowy
VDS
VGS
VGS
Przełącznik
Przełącznik
Vsorce
Logiczny sygnał wyjściowy
Tranzystor NMOS dobrze przewodzi niskie napięcie i gorzej wysokie
Tranzystor NMOS dobrze przewodzi niskie napięcie i gorzej wysokie
napięcie (VDD-VT)
napięcie (VDD-VT)
Tranzystor NMOS z
le przewodzi logiczną jedynkę
Tranzystor NMOS z
le przewodzi logiczną jedynkę
6 marca 2011 Wojciech Kucewicz 7
PMOS jak przełącznik
PMOS jak przełącznik
PMOS jak przełącznik
PMOS jak przełącznik
VDD VSS
VDD VSS
VDD VSS
VDD VSS
PMOS PMOS
PMOS PMOS
PMOS PMOS
Tranzystor PMOS nie przewodzi, gdy Tranzystor PMOS przewodzi, gdy na
na bramkę przyłoży się wysokie bramkę przyłoży się niskie napięcie
napięcie
6 marca 2011 Wojciech Kucewicz 8
PMOS jak przełącznik
PMOS jak przełącznik
PMOS jak przełącznik
PMOS jak przełącznik
Logiczny sygnał wejściowy
VDS
VGS
VGS
Przełącznik
Przełącznik
Vsorce
Logiczny sygnał wyjściowy
Tranzystor PMOS dobrze przewodzi wysokie napięcie i gorzej niskie
Tranzystor PMOS dobrze przewodzi wysokie napięcie i gorzej niskie
napięcie (VT)
napięcie (VT)
Tranzystor PMOS z
le przewodzi logiczne zero
Tranzystor PMOS z
le przewodzi logiczne zero
6 marca 2011 Wojciech Kucewicz 9
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Podstawowe bramki
Podstawowe bramki
Podstawowe bramki
Podstawowe bramki
Podstawowe bramki
Podstawowe bramki
Podstawowe bramki
Podstawowe bramki
6 marca 2011 Wojciech Kucewicz 10
Bramka logiczna CMOS
Bramka logiczna CMOS
Bramka logiczna CMOS
Bramka logiczna CMOS
VDD
VDD
Układ logiczny łączący wysoki potencjał VDD z
Układ logiczny łączący wysoki potencjał VDD z
A
A
wyjściem buduje się z tranzystorów PMOS
wyjściem buduje się z tranzystorów PMOS
Pull-up Network
Pull-up Network
B
B
Constracted
Constracted
by PMOS
by PMOS
y
y
C
C
C
C
Fout
Fout
A
A
Układ logiczny łączący niski potencjał VSS z
Układ logiczny łączący niski potencjał VSS z
Pull-down Network
Pull-down Network
B
B
wyjściem buduje się z tranzystorów NMOS
wyjściem buduje się z tranzystorów NMOS
yj j ę y
yj j ę y
Constracted
Constracted
Constracted
Constracted
by NMOS
by NMOS
C
C
VSS
VSS
6 marca 2011 Wojciech Kucewicz 11
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
6 marca 2011 Wojciech Kucewicz 12
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
VDD
VDD
VIN
VIN
VOUT
VOUT
VIN
VIN
VSS
VSS
OUT
V V
VSS VOUT VDD
6 marca 2011 Wojciech Kucewicz 13
n
+
p
p
+
p
p
n
+
+
p
n
n
+
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Ab ić t ki sam prąd drenu tranzystorów PMOS i NMOS, kanał
Ab ić t ki d d tranzystorów PMOS i NMOS k ł
Aby zapewnić taki d d t t ó PMOS i NMOS, kanał
Aby zapewnić taki sam prąd drenu t t ó PMOS i NMOS k ł
tranzystora PMOS powinien być ok. dwukrotnie szerszy od kanału
tranzystora PMOS powinien być ok. dwukrotnie szerszy od kanału
tranzystora NMOS.
tranzystora NMOS.
Skompensuje to różnice ruchliwości nośników w obu tranzystorach.
Skompensuje to różnice ruchliwości nośników w obu tranzystorach.
S G D
S G D
NMOS
PMOS
PMOS
6 marca 2011 Wojciech Kucewicz 14
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
NMOS transistor, 0.25ź , PMOS transistor, 0.25źm,
NMOS transistor, 0.25źm, PMOS transistor, 0.25ź ,
, źm, , źm,
, ź , , ź ,
Ld = 0.25źm, W/L = 1.5, Ld = 0.25źm, W/L = 3,
Ld = 0.25źm, W/L = 1.5, Ld = 0.25źm, W/L = 3,
VDD = 2.5V, VT = 0.4V VDD = -2.5V, VT = -0.4V
VDD = 2.5V, VT = 0.4V VDD = -2.5V, VT = -0.4V
6 marca 2011 Wojciech Kucewicz 15
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Aby charakterystyki obu tranzystorów w inwerterze
narysować na wspólnym wykresie należy wprowadzić wspólne
zmienne VIN , VOUT , and ID
VDD
VDD
ID = ID
ID = ID
IDn = ID
IDn = ID
S
S
VGSn = VIN IDp
VGSn = VIN IDp
VDSn = VOUT
VDSn = VOUT
VIN
VIN
VOUT
VOUT
IDp = - ID
IDp = - ID
VGSp = VIN- VDD
VGSp = VIN- VDD
IDn
IDn
IDn
IDn
S
S
S
S
VDSp = VOUT- VDD
VDSp = VOUT- VDD
V
V
VSS
VSS
6 marca 2011 Wojciech Kucewicz 16
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Aby charakterystyki obu tranzystorów w inwerterze
narysować na wspólnym wykresie należy wprowadzić wspólne
zmienne VIN , VOUT , and ID
IDn = ID
IDn = ID
VGSn = VIN
VGSn = VIN
V = VOUT
V = V
VDSn = V
VDSn = VOUT
Tranzystor NMOS
Tranzystor NMOS
6 marca 2011 Wojciech Kucewicz 17
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Aby charakterystyki obu tranzystorów w inwerterze
narysować na wspólnym wykresie należy wprowadzić wspólne
zmienne VIN , VOUT , and ID
IDp = - ID
IDp = - ID
VGSp = VIN- VDD
VGSp = VIN- VDD
V = VOUT- V
V = V - V
VDSp = V - VDD
VDSp = VOUT- VDD
Tranzystor PMOS
Tranzystor PMOS
6 marca 2011 Wojciech Kucewicz 18
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
VIN = 0 V
VIN = 0,5 V
VIN = 1,0 V
VIN = 1,5 V
1,5 1,0
1,5 1,0
Vin = 2,0 V
0,5
0,5
2,0
2,0
2,5 0
2,5 0
0.25źm, W/Ln = 1.5, W/Lp = 4.5, VDD = 2.5V, VTn = 0.4V, VTp = -0.4V
0.25źm, W/Ln = 1.5, W/Lp = 4.5, VDD = 2.5V, VTn = 0.4V, VTp = -0.4V
6 marca 2011 Wojciech Kucewicz 19
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Vout
Vout
2,5
0 0,5
0 0,5
1,0
1,0
2,0
1,5
1,0
,
0,5
1,5
1,5
2,0 2,5
2,0 2,5
0
0,5 1,0 1,5 2,0 2,5 Vin
Vin
Charakterystyka przejściowa inwertera Vout = f(Vin)
6 marca 2011 Wojciech Kucewicz 20
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
VDD
VDD
VIN
VIN
VOUT
VOUT
Vin = VSS 0 Vout = VDD 1
Vin = VSS 0 Vout = VDD 1
VSS
VSS
6 marca 2011 Wojciech Kucewicz 21
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
VDD
VDD
VIN
VIN
VOUT
VOUT
Vin = VDD 1 Vout = VSS 0
Vin = VDD 1 Vout = VSS 0
VSS
VSS
6 marca 2011 Wojciech Kucewicz 22
Próg
Próg
Próg
Próg
Próg
Próg
Próg
Próg
przełączania
przełączania
przełączania
przełączania
przełączania
przełączania
przełączania
przełączania
6 marca 2011 Wojciech Kucewicz 23
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Inwerter CMOS
Vout
Vout
2,5
NMOS off
NMOS off
NMOS sat
NMOS sat
NMOS sat
NMOS sat
PMO li
PMO li
PMOS lin
PMOS lin
PMOS lin
PMOS lin
2,0
NMOS sat
1,5 NMOS sat
PMOS sat
PMOS sat
Próg przełaczania Vm
1,0
,
NMOS lin
NMOS lin
0,5
PMOS sat
PMOS sat
PMOS sat
PMOS sat
NMOS lin
NMOS lin
PMOS off
PMOS off
0
0,5 1,0 1,5 2,0 2,5 Vin
Vin
Inwerter przełącza się w momencie gdy napięcie wejściowe jest równe napięciu
wyjściowemu. W tym czasie oba tranzystory są w stanie nasycenia (przewodzą)
6 marca 2011 Wojciech Kucewicz 24
Margines szumów
Margines szumów
Margines szumów
Margines szumów
Górny próg dla napięcia niskiego VIL i dolny dla napięcia wysokiego VIH definiuje
się przy wzmocnieniu dVout/dVin = -1
Im większe wzmocnienie  tym większe marginesy szumów
V
V
Vout
Vout
2,5
20
2,0
1,5
,
VIH
VIH
VIL
VIL
0 1
1,0 0 1
Margines szumów dla Margines szumów dla
Margines szumów dla Margines szumów dla
napięcia niskiego napięcia wysokiego
napięcia niskiego napięcia wysokiego
0,5
wynosi wynosi
wynosi wynosi
NML VIL VSS NMH VDD VIH
NML VIL VSS NMH VDD VIH
NML = VIL  VSS NMH = VDD - VIH
NML = VIL  VSS NMH = VDD - VIH
0
0,5 1,0 1,5 2,0 2,5 Vin
Vin
6 marca 2011 Wojciech Kucewicz 25
Działanie
Działanie
Działanie
Działanie
Działanie
Działanie
Działanie
Działanie
dynamiczne
dynamiczne
dynamiczne
dynamiczne
dynamiczne
dynamiczne
dynamiczne
dynamiczne
6 marca 2011 Wojciech Kucewicz 26
Działanie dynamiczne
Działanie dynamiczne
Działanie dynamiczne
Działanie dynamiczne
Tranzystor działający jako przełącznik może być traktowany jak rezystor:
W 1
VDD
VDD
2
ID ź C (VGS VT )VDS VDS Ą#
ID = ź Cox Ą#(VGS - VT )VDS - VDS ń#
ó#
ó# Ą#
L 2
Ł# Ś#
Ó!
VDS
1
Ron = H"
W
I
ID ź Cox W
( )
(VGS - VT )
L
VIN
VIN
VOUT
VOUT
Rezystancja tranzystora NMOS :
VDS
1
RNMOS = H"
ID źnCox W
(VIN - VTn )
L
L
Rezystancja tranzystora PMOS :
VSS
VSS
VDS
1
R = H"
RPMOS = H"
ID źpCox W
(VDD - VIN + VTp)
L
6 marca 2011 Wojciech Kucewicz 27
Działanie dynamiczne
Działanie dynamiczne
Działanie dynamiczne
Działanie dynamiczne
VDD
VDD
VIN=0 VOUT
VIN=0 VOUT
VSS
VSS
C ł i bramki t 0 1 l ż d t ji k ł tranzystora
Czas przełączenia b ki ze stanu 0 na 1 zależy od rezystancji kanału tt
PMOS i pojemności obciążenia
6 marca 2011 Wojciech Kucewicz 28
Działanie dynamiczne
Działanie dynamiczne
Działanie dynamiczne
Działanie dynamiczne
VIN=1 VOUT
VIN=1 VOUT
C ł i bramki t 1 0 l ż d t ji k ł tranzystora
Czas przełączenia b ki ze stanu 1 na 0 zależy od rezystancji kanału tt
NMOS i pojemności obciążenia
6 marca 2011 Wojciech Kucewicz 29
Pojemności
Pojemności
Pojemności
Pojemności
pasożytnicze
pasożytnicze
pasożytnicze
pasożytnicze
6 marca 2011 Wojciech Kucewicz 30
y
ródła pojemności pasożytniczych
y
ródła pojemności pasożytniczych
y
ródła pojemności pasożytniczych
y
ródła pojemności pasożytniczych
Vin Vout
Vin Vout
M4
M4
M2
M2
CG4
CG4
CDB2 Vout
CDB2 Vout
CGD
CGD
Vin
Vin
CDB1 CW
CDB1 CW
M1
M1
M1 M3
M1 M3
CG2 M3
CG2 M3
Pojemność doprowadzeń
Wewnętrzne pojemności bramki
Wewnętrzne pojemnośc ram
Pojemności dołączone z zewnątrz
6 marca 2011 Wojciech Kucewicz 31
Efekt Millera
Efekt Millera
Efekt Millera
Efekt Millera
Kondensator na który przykładane jest identyczne napięcie
Kondensator na który przykładane jest identyczne napięcie
na obie okładki lecz przeciwnego znaku może być
na obie okładki lecz przeciwnego znaku może być
zastąpiony kondensatorem o wartości 2x większej
zastąpiony kondensatorem o wartości 2x większej
t i k d t t ś i 2 i k j
t i k d t t ś i 2 i k j
podłączonym do masy
podłączonym do masy
6 marca 2011 Wojciech Kucewicz 32
Capacitance Calculations
Capacitance Calculations
Capacitance Calculations
Capacitance Calculations
Vin Vout
M4
M2
CG4
Vout
Vin CGD CDB2
CDB1 CW
M1
CG2 M3
6 marca 2011 Wojciech Kucewicz 33
Właściwości inwertera CMOS
Właściwości inwertera CMOS
Właściwości inwertera CMOS
Właściwości inwertera CMOS
Przełączanie w pełnym zakresie napięcia zasilania
Przełączanie w pełnym zakresie napięcia zasilania
duży margines szumów
duży margines szumów
Pozim logiczny nie zależy od wymiarów tranzystorów
Pozim logiczny nie zależy od wymiarów tranzystorów
tranzystor może mieć minimalne wymiary
tranzystor może mieć minimalne wymiary
Wyjście jest zawsze podłączone do VDD lub VSS (Gnd)
Wyjście jest zawsze podłączone do VDD lub VSS (Gnd)
n ska mpedancja wyjśc owa (rzędu k�)
niska impedancja wyjśc owa (rzędu k )
n ska mpedancja wyjściowa (rzędu k )
niska impedancja wyjściowa (rzędu k�)
mniejsza czułość na szum i zakłócenia
mniejsza czułość na szum i zakłócenia
6 marca 2011 Wojciech Kucewicz 34
Właściwości inwertera CMOS
Właściwości inwertera CMOS
Właściwości inwertera CMOS
Właściwości inwertera CMOS
Bardzo wysoka rezystancja wejściowa (bramka tranzystora
Bardzo wysoka rezystancja wejściowa (bramka tranzystora
Bardzo wysoka rezystancja wejściowa (bramka tranzystora
Bardzo wysoka rezystancja wejściowa (bramka tranzystora
MOS jest okładką kondensatora)
MOS jest okładką kondensatora)
bliski zera prąd wejściowy
bliski zera prąd wejściowy
j d i t ż tt i t ć
j d i t ż tt i t ć
jeden inwerter może teroretycznie sterować
jeden inwerter może teroretycznie sterować
nieskończoną ilość bramek
nieskończoną ilość bramek
Brak bezpośredniej ścieżki prądowej pomiędzy l l
B k b ś d ś k d d l l
B k b ś d ś k d d liniami zasilania
Brak bezpośredniej ścieżki prądowej pomiędzy liniami zasilania
brak strat mocy statycznej
brak strat mocy statycznej
Czas propagacji sygnału jest funkcją pojemności obciażenia i
Czas propagacji sygnału jest funkcją pojemności obciażenia i
rezystancji kanału tranzystora
rezystancji kanału tranzystora
6 marca 2011 Wojciech Kucewicz 35
Czas propagacji
Czas propagacji
Czas propagacji
Czas propagacji
6 marca 2011 Wojciech Kucewicz 36
Czas propagacji
Czas propagacji
Czas propagacji
Czas propagacji
Czas propagacji: tplh, tphl, opóz
nienie mierzone od
Czas propagacji: tplh, tphl, opóz
nienie mierzone od
momentu, gdy sygnał wejściowy osiągnie 50% wartości
momentu, gdy sygnał wejściowy osiągnie 50% wartości
Vin maksymalnej, do czasu kiedy sygnał wyjściowy osiągnię 50
Vin maksymalnej, do czasu kiedy sygnał wyjściowy osiągnię 50
in
in
maksymalnej do czasu kiedy sygnał wyjściowy osiągnię 50
maksymalnej do czasu kiedy sygnał wyjściowy osiągnię 50
% wartości maksymalnej. Generalnie tplh `" tphl
% wartości maksymalnej. Generalnie tplh `" tphl..
Vmax
Vmax
Vmax/2
Vmax/2
t
t
0
0
tPLH tPHL
tPLH tPHL
Vout
Vout
Vmax
Vmax
Vmax/2
Vmax/2
t
t
0
0
6 marca 2011 Wojciech Kucewicz 37
Czas propagacji
Czas propagacji
Czas propagacji
Czas propagacji
Czas narastania (Rise Time): tr, czas potrzebny do wzrostu
Czas narastania (Rise Time): tr, czas potrzebny do wzrostu
sygnału od 10% do 90% jego wartości maksymalnej.
sygnału od 10% do 90% jego wartości maksymalnej.
Vin
Vin
Vin
Vin
Vmax
Vmax
0,9 Vmax
0,9 Vmax
,
,
max
max
0,1 Vmax
0,1 Vmax
t
t
0
0
0
0
t
t
tr
tr
6 marca 2011 Wojciech Kucewicz 38
Czas propagacji
Czas propagacji
Czas propagacji
Czas propagacji
Czas opadania (Fall Time): tf , czas potrzebny do spadku sygnału od
Czas opadania (Fall Time): tf , czas potrzebny do spadku sygnału od
90% do 10% jego wartości maksymalnej.
90% do 10% jego wartości maksymalnej.
Vin
Vin
Vin
Vin
Vmax
Vmax
0,9 Vmax
0,9 Vmax
,
,
max
max
0,1 Vmax
0,1 Vmax
t
t
0
0
0
0
tf
tf
f
f
6 marca 2011 Wojciech Kucewicz 39
Czas propagacji w układach kombinacyjnych
Czas propagacji w układach kombinacyjnych
Czas propagacji w układach kombinacyjnych
Czas propagacji w układach kombinacyjnych
Czas propagacji sygnału w układzie wyznaczany jest to
Czas propagacji sygnału w układzie wyznaczany jest to
największe opóz
nienie jakie może wystąpić w układzie
największe opóz
nienie jakie może wystąpić w układzie
j i k óz
i i j ki ż t ić kł d i
j i k óz
i i j ki ż t ić kł d i
5 ns 12 ns
5 ns 12 ns
5 ns 12 ns
5 ns 12 ns
8 ns
8 ns
Tp = 5 ns + 12 ns = 17 ns Tp = 8 ns + 12 ns = 20 ns
Tp = 5 ns + 12 ns = 17 ns Tp = 8 ns + 12 ns = 20 ns
6 marca 2011 Wojciech Kucewicz 40
Czas propagacji w układach
Czas propagacji w układach
Czas propagacji w układach
Czas propagacji w układach
kombinacyjnych
kombinacyjnych
kombinacyjnych
kombinacyjnych
Zastosowanie bramek ze skończonym czasem propagacji,
Zastosowanie bramek ze skończonym czasem propagacji,
j
j
tplh and tphl
tplh and tphl
G t t t
G t t t
Gate tPLH tPHL
Gate tPLH tPHL
Invert 12 8
Invert 12 8
XOR 18 13
XOR 18 13
I1 I2 I3
I1 I2 I3
6 marca 2011 Wojciech Kucewicz 41
Czas propagacji w układach
Czas propagacji w układach
Czas propagacji w układach
Czas propagacji w układach
kombinacyjnych
kombinacyjnych
kombinacyjnych
kombinacyjnych
Przełączenie wejścia ze Przełączenie wejścia ze
Przełączenie wejścia ze Przełączenie wejścia ze
Przełączenie wejścia ze Przełączenie wejścia ze
Przełączenie wejścia ze Przełączenie wejścia ze
stanu niskiego do wysokiego stanu wysokiego do niskiego
stanu niskiego do wysokiego stanu wysokiego do niskiego
6 marca 2011 Wojciech Kucewicz 42
Straty mocy
Straty mocy
Straty mocy
Straty mocy
6 marca 2011 Wojciech Kucewicz 43
Dynamiczne straty mocy
Dynamiczne straty mocy
Dynamiczne straty mocy
Dynamiczne straty mocy
VDD
Pdyn = CL " VDD2 " f
Pdyn = CL " VDD2 " f
Pdyn = CL " VDD2 " f
Pdyn = CL " VDD2 " f
dyn L DD
dyn L DD
dyn L DD
dyn L DD
Vin =0
Vout = 1
Pdyn = 6fF " 2.5V2 " 500MHz = 20źW
Pdyn = 6fF " 2.5V2 " 500MHz = 20źW
1M gates
1M gates
VSS
Ptot = 20W
Ptot = 20W
Ptot = 20W
Ptot = 20W
Każde przełączenie braki wymaga
przeładowania pojemności pasożytniczych
6 marca 2011 Wojciech Kucewicz 44
Straty mocy przy przełączaniu (direct-
Straty mocy przy przełączaniu (direct-
Straty mocy przy przełączaniu (direct-
Straty mocy przy przełączaniu (direct-
path)
path)
path)
path)
VDD
Pd= ts " IPeak " VDD " f
Pd= ts " IPeak " VDD " f
Pd= ts " IPeak " VDD " f
Pd= ts " IPeak " VDD " f
PMOS
Vin Vout
NMOS
Pdyn = 100ps " 50 źA " 2.5V " 500MHz
Pdyn = 100ps " 50 źA " 2.5V " 500MHz
= 6.25 źW
= 6.25 źW
VSS
1M gates
1M gates
Vin
Vin
Ptot = 6.25 W
Ptot = 6.25 W
Ishort
Ishort
short
short
W momencie przełączania oba tranzystory:
PMOS i NMOS są przez moment jednocześnie
włączone
6 marca 2011 Wojciech Kucewicz 45
Statyczne straty mocy
Statyczne straty mocy
Statyczne straty mocy
Statyczne straty mocy
VDD
P I V
P I V
P I V
P I V
Pstat = Istat " VDD
Pstat = Istat " VDD
Pstat = Istat " VDD
Pstat = Istat " VDD
PMOS
Vin Vout
NMOS
Pstat = 10pA/źm2 " 0.5 źm2 " 2.5V
Pstat = 10pA/źm2 " 0.5 źm2 " 2.5V
p
p
= 125 pW
= 125 pW
VSS
y
ródło i dren są złączami p-n spolaryzowanymi zaporowo
1M gates
1M gates
Ptot = 125 źW
Ptot = 125 źW
6 marca 2011 Wojciech Kucewicz 46
Podstawowe
Podstawowe
Podstawowe
Podstawowe
Bramki
Bramki
Bramki
Bramki
m
m
m
m
Logiczne
Logiczne
Logiczne
Logiczne
Logiczne
Logiczne
Logiczne
Logiczne
6 marca 2011 Wojciech Kucewicz 47
Bramka
Bramka
Bramka
Bramka
Bramka
Bramka
Bramka
Bramka
transmisyjna
transmisyjna
transmisyjna
transmisyjna
i yj
i yj
i yj
i yj
j
j
j
j
6 marca 2011 Wojciech Kucewicz 48
Bramka transmisyjna
Bramka transmisyjna
Bramka transmisyjna
Bramka transmisyjna
Enable
Enable
En
En
En
En
In Out
In Out
In Out
In Out
Input Ouput
Input Ouput
S D
S D
�!
�!
En
En
En
En
NotEnable
NotEnable
Bramka transmisyjna wykonana jest z 2 tranzystorów (NMOS i PMOS)
połączonych z
ródłami i drenami .
połączonych z
ródłami i drenami
Enable
Enable
Out
Out
En
En
En
En
0 1
0 1
In Out
In Out
0 x 0
0 x 0
TG
TG
In
In
1 1
1 1
1 x 1
1 x 1
6 marca 2011 Wojciech Kucewicz 49
Bramka transmisyjna
Bramka transmisyjna
Bramka transmisyjna
Bramka transmisyjna
Enable
Enable
Out
Out
0 1
0 1
0 1
0 1
0 x 0
0 x 0
In
In
1 x 1
1 x 1
1 x 1
1 x 1
Enable
Enable
Vin
Vin
V
V
Vout
Vout
t
6 marca 2011 Wojciech Kucewicz 50
Rejestr p y
Rejestr p y
Rejestr p y
Rejestr p y
jprzesuwny
jprzesuwny
jprzesuwny
jprzesuwny
6 marca 2011 Wojciech Kucewicz 51
Rejestr przesuwny
Rejestr przesuwny
Rejestr przesuwny
Rejestr przesuwny
A
ącząc bramki transmisyjne w szeregowo i przełączając je naprzemiennie
można utworzyć rejestr przesuwny.
O
O
O
O
O
O
1
1
1
1
1
1
1
1
n tŚ O
notŚ O
1
1
0
0
0
0
1
1
1
1
Ś
1
1
1
1
0
0
0
0
0
0
0
0
6 marca 2011 Wojciech Kucewicz 52
Inwerter
Inwerter
Inwerter
Inwerter
Inwerter
Inwerter
Inwerter
Inwerter
trójstanowy
trójstanowy
trójstanowy
trójstanowy
trójstanowy
trójstanowy
trójstanowy
trójstanowy
6 marca 2011 Wojciech Kucewicz 53
Inwerter trójstanowy
Inwerter trójstanowy
Inwerter trójstanowy
Inwerter trójstanowy
En
En
En
Wejście Enable podłącza do linii tylko
Wejście Enable podłącza do linii tylko
Wejście Enable podłącza do linii tylko
Wejście Enable podłącza do linii tylko
Jaki jest stan logiczny linii?
Jaki j stan logiczny linii?
Jaki j stan logiczny linii?
Jaki j stan logiczny linii?
jest g y
jest g y
jest g y
jg y
j d i t ó d j h ili
j d i t ó d j h ili
j d i t ó d j h ili
j d i t ó d j h ili
jeden z inwerterów w danej chwili
jeden z inwerterów w danej chwili
jeden z inwerterów w danej chwili
jeden z inwerterów w danej chwili
Konflikt logiczny
Konflikt logiczny
Konflikt logiczny
Konflikt logiczny
Jak to zrealizować?
6 marca 2011 Wojciech Kucewicz 54
Inwerter trójstanowy
Inwerter trójstanowy
Inwerter trójstanowy
Inwerter trójstanowy
VDD
Enable
Enable
F
F
F
F
0 1
0 1
0 x 1
0 x 1
PMOS PMOS
Enable Vin Vout
1 x 0
1 x 0
NMOS NMOS
VSS
6 marca 2011 Wojciech Kucewicz 55
In
In
n
n
Inwerter trójstanowy
Inwerter trójstanowy
Inwerter trójstanowy
Inwerter trójstanowy
VDD
VDD
VDD
PMOS PMOS
Enable Vin Vout
NMOS NMOS
F
F
VSS
VSS
VSS
6 marca 2011 Wojciech Kucewicz 56
n
n
Enable
Enable
Data
Data
Bramki
Bramki
Bramki
Bramki
NAND & NOR
NAND & NOR
NAND & NOR
NAND & NOR
6 marca 2011 Wojciech Kucewicz 57
Logika NMOS
Logika NMOS
Logika NMOS
Logika NMOS
Tranzystory NMOS służą jako włączniki niskiego napięcia VSS.
Wysokie napięcie na bramce łączy wyjście z linią niskiego napięcia VSS.
F =VSS = 0
A =VDD= 1
NMOS
VSS
VSS
F = A �! F = A
6 marca 2011 Wojciech Kucewicz 58
Logika NMOS
Logika NMOS
Logika NMOS
Logika NMOS
Połączenie równoległe tranzystorów NMOS realizuje funkcję logiczną zaprzeczenia
sumy. Wystarczy, że jeden z tranzystorów NMOS przewodzi (na bramce logiczna 1),
aby na wyjściu otrzymać logiczne 0.
yyj y g
F
NMOS
A B
VSS
F = A + B �! F = A + B
6 marca 2011 Wojciech Kucewicz 59
Logika NMOS
Logika NMOS
Logika NMOS
Logika NMOS
Połączenie szeregowe tranzystorów NMOS realizuje funkcję logiczną zaprzeczenia
iloczynu. Oba tranzystory NMOS muszą przewodzić (na bramkach logiczna 1), aby na
wyjściu otrzymać logiczne 0.
yj y g
F = AB �! F = AB F = AB + C �! F = AB + C
F = AB �! F = AB F = AB + C �! F = AB + C
6 marca 2011 Wojciech Kucewicz 60
Logika PMOS
Logika PMOS
Logika PMOS
Logika PMOS
Tranzystory PMOS służą jako włączniki wysokiego napięcia VDD.
Niskie napięcie na bramce łączy wyjście z linią wysokiego napięcia VDD.
F = A �! F = A
6 marca 2011 Wojciech Kucewicz 61
Logika PMOS
Logika PMOS
Logika PMOS
Logika PMOS
Połączenie równoległe tranzystorów PMOS realizuje funkcję logiczną sumę
zaprzeczeń. Wystarczy, że jeden z tranzystorów PMOS przewodzi (na bramce
logiczne 0), aby na wyjściu otrzymać logiczną 1.
g) y yj y g
F = A + B �! F = AB
6 marca 2011 Wojciech Kucewicz 62
Logika PMOS
Logika PMOS
Logika PMOS
Logika PMOS
Połączenie szeregowe tranzystorów PMOS realizuje funkcję logiczną iloczynu
zaprzeczeń. Oba tranzystory PMOS muszą przewodzić (na bramkach logiczne 0), aby
na wyjściu otrzymać logiczną 1.
yj y g
VDD
VDD
A
A
A C
A C
PMOS
PMOS
B
B
F
F
F = AB + C �! F = (A + B)C
F = AB + C �! F = (A + B)C
F = AB �! F = A + B
F = AB �! F = A + B
6 marca 2011 Wojciech Kucewicz 63
Logika PMOS
Logika PMOS
Logika PMOS
Logika PMOS
Połączenie szeregowe tranzystorów PMOS realizuje funkcję
F = AB �! F = A + B �! F = A + B
F = AB �! F = A + B �! F = A + B
Połączenie szeregowe tranzystorów NMOS realizuje funkcję
F AB �! F AB
F = AB �! F = AB
Połączenie równoległe tranzystorów PMOS realizuje funkcję
ó ó
F = A + B �! F = AB �! F = AB
Połączenie równoległe tranzystorów NMOS realizuje funkcję
F = A + B �! F = A + B
6 marca 2011 Wojciech Kucewicz 64
Bramka NAND
Bramka NAND
Bramka NAND
B k NAND
B k NAND
B k NAND
B k NAND
Bramka NAND
6 marca 2011 Wojciech Kucewicz 65
Bramka NAND
Bramka NAND
Bramka NAND
Bramka NAND
VDD
B
B
A
B
B
PMOS
F F = A + B
F F = A + B
F
0 1
0 1
0 1
0 1
0 1 1
0 1 1
A
A
1 1 0
1 1 0
NMOS
F = A " B
F = A " B
VSS
6 marca 2011 Wojciech Kucewicz 66
Bramka NAND
Bramka NAND
Bramka NAND
Bramka NAND
VDD
B
B
A
B
B
PMOS
F
F
F
0 1
0 1
0 1
0 1
1
1
0 1
0 1
A
A
1 1 0
1 1 0
NMOS
VSS
6 marca 2011 Wojciech Kucewicz 67
Bramka NAND
Bramka NAND
Bramka NAND
Bramka NAND
B
B
F
F
0 1
0 1
0 1
0 1
0 1
0 1
1
1
A
A
1
1
1 0
1 0
1 0
1 0
6 marca 2011 Wojciech Kucewicz 68
Bramka NAND
Bramka NAND
Bramka NAND
Bramka NAND
VDD
VDD
VDD
B
B
A
PMOS
F
A B
AB
F
F
NMOS
VSS
VSS
VSS
6 marca 2011 Wojciech Kucewicz 69
Bk NOR
Bk NOR
Bk NOR
Bk NOR
Bramka NOR
Bramka NOR
Bramka NOR
Bramka NOR
6 marca 2011 Wojciech Kucewicz 70
Bramka NOR
Bramka NOR
Bramka NOR
Bramka NOR
VDD
B
B
F = A " B
F = A " B
F
F
0 1
0 1
0 1
0 1
PMOS
0 1 0
0 1 0
A
A
1 0 0
1 0 0
F
F
F = A + B
F = A + B
NMOS
OS
A
A
B
B
VSS
6 marca 2011 Wojciech Kucewicz 71
Bramka NAND
Bramka NAND
Bramka NAND
Bramka NAND
VDD
B
B
A
B
B
PMOS
F
F
F
0 1
0 1
0 1
0 1
1
1
0 1
0 1
A
A
1 1 0
1 1 0
NMOS
VSS
6 marca 2011 Wojciech Kucewicz 72
3 wejściowa bramka NOR
3 wejściowa bramka NOR
3 wejściowa bramka NOR
3 wejściowa bramka NOR
VDD
F=A " B " C
F=A " B " C
BC
BC
F
F
00 01 11 10
00 01 11 10
00 01 11 10
00 01 11 10
PMOS
0 1 0 0 0
0 1 0 0 0
B
A
A
1 0 0 0 0
1 0 0 0 0
F
F A B C
F A B C
F =A + B + C
F =A + B + C
A
NMOS
C
VSS
6 marca 2011 Wojciech Kucewicz 73
Bramka NOR
Bramka NOR
Bramka NOR
Bramka NOR
VDD
VDD
VDD
VDD
PMOS
A B
AB
F F
F
NMOS
A
B
VSS
VSS
VSS
6 marca 2011 Wojciech Kucewicz 74
Bk AND
Bk AND
Bk AND
Bk AND
Bramka AND
Bramka AND
Bramka AND
Bramka AND
6 marca 2011 Wojciech Kucewicz 75
Bramka AND
Bramka AND
Bramka AND
Bramka AND
A
A
F
F
B
B
A
A
F
F
B
B
6 marca 2011 Wojciech Kucewicz 76
=
=
OR
OR
OR
OR
6 marca 2011 Wojciech Kucewicz 77
OR
OR
OR
OR
A
A
A B A A B A+B
A B A A B A+B
A
A
A
A
0 0 1 X B 0
0 0 1 X B 0
0 0 1 X B 0
0 0 1 X B 0
A (A )
A�"�"(A )
(  )
(  )
0 1 1 X B 1
0 1 1 X B 1
F = A+B
F = A+B
1 0 0 A X 1
1 0 0 A X 1
B
B
B
B
1 1 0 A X 1
1 1 0 A X 1
B A
B�"�"A
A
A
A
A
Górna gałąz
przewodzi przy A = 1 podczas, gdy dolna bramka transmisyjna przesyła
stan B na wyjście przy A = 0.
Ponieważ tranzystor PMOS przewodzi tylko wysokie napięcie odpowiadające logicznej
Pon eważ tranzystor PMOS przewodz tylko wysok e nap ęc e odpowadające log cznej
wartości A = 1, rozważanie przewodzenia logicznego 0 nie ma sensu.
Funkcja OR jest wynikiem formalnego zapisu funkcji realizowanych przez górne i
d ln ramię ukł du:
dolne r mi układu:
F = A(A ) + A B = A + A B = A + B
F = A(A ) + A B = A + A B = A + B (Twierdzenie o absorbcji)
6 marca 2011 Wojciech Kucewicz 78
Bki
Bki
Bki
Bki
Bramki
Bramki
Bramki
Bramki
Bramki
Bramki
Bramki
Bramki
XOR i XNOR
XOR i XNOR
XOR i XNOR
XOR i XNOR
XOR i XNOR
XOR i XNOR
XOR i XNOR
XOR i XNOR
6 marca 2011 Wojciech Kucewicz 79
Bramka XOR
Bramka XOR
Bramka XOR
Bramka XOR
VDD
A
B
B
A
A
F
F
PMOS
0 1
0 1
B
B
0 0 1 F = A B + AB
0 0 1 F = A B + AB
F
F
A
A
1 1 0
1 1 0
F = AB + A B
F = AB + A B
A
NMOS
XOR = F =A �" B
XOR = F =A �" B
XOR = F =A �" B A
XOR = F =A �" B A
= A B + AB
= A B + AB
B
B
VSS
6 marca 2011 Wojciech Kucewicz 80
Bramka XNOR
Bramka XNOR
Bramka XNOR
Bramka XNOR
B
B
F
F
0 1
0 1
0 1 0 F = AB + A'B
0 1 0 F = AB + A'B
A
A
1 0 1
1 0 1
F = AB + A B
F = AB + A B
XNOR = F =(A �" B)
XNOR = F =(A �" B)
XNOR = F =(A �" B)
XNOR = F =(A �" B)
= AB + A B
= AB + A B
6 marca 2011 Wojciech Kucewicz 81
Bramka XOR
Bramka XOR
Bramka XOR
Bramka XOR
A B AB A B A�"B
A B AB A B A�"B
A
A
AB
AB
0 0 A X 0
0 0 A X 0
0 0 A X 0
0 0 A X 0
F = A�"B
F = A�"B
0 1 X A 1
0 1 X A 1
B
B
1 0 A X 1
1 0 A X 1
A
A
A
A
1 1 X A 0
1 1 X A 0
A B
A B
B
B
Układ multipleksera 2 na 1 z wejściami A i A oraz sygnałami sterującymi B i B
Funkcja ekwiwalentna to:
Funkcja ekwiwalentna to:
F = A �" B = A B + A B
F = A �" B = A �"�" B + A �"�" B
6 marca 2011 Wojciech Kucewicz 82
Bramka XNOR
Bramka XNOR
Bramka XNOR
Bramka XNOR
A B A B AB (A�"B)
A B A B AB (A�"B)
A A
A A
A B
A B
0 0 1
0 0   1
0 0 A X 1
0 0 A X 1
F = (A�"B)
F = (A�"B)
0 1 X A 0
0 1 X A0
B
B
1 0 A X 0
1 0 A X0
1 1 X A 1
1 1 X A1
AB
AB
B
B
Układ multipleksera 2 na 1 z wejściami A i A oraz sygnałami sterującymi B i B
Funkcja ekwiwalentna to:
Funkcja ekwiwalentna to:
F = (A �" B) = A B +A B
F = (A �" B) = A �"�" B +A �"�" B
6 marca 2011 Wojciech Kucewicz 83
Bramka XOR
Bramka XOR
Bramka XOR
Bramka XOR
B
B
B = 0
B = 0
B = 1
B = 1
A B A�"B
A B A�"B
A B A�"B
A B A�"B
A
A
A
A
0 0 0
0 0 0
A AB
A AB
A�"B
A�"B
F = A�"B
F = A�"B
0 1 1
0 1 1
1 0 1
1 0 1
1 0 1
1 0 1
1 1 0
1 1 0
B
B
B
B
The transmission gate is switched into conduction when B=0, so that the output is
given by AB . If B=1, then the transmission gate is OFF. In this case, B=1 is applied to
the top of PMOS, and B =0 is connected to the b NMOS Since these
h f PMOS d B 0 i d h bottom on NMOS. Si h
correspond to respect voltage levels of and ground, B acts as a power supply voltage
for PMOS and NMOS, which form an inverter circuit with A as the input.
The output for this case is given by A B , so that combing both possibilities gives
The output for this case is given by A B , so that combing both possibilities gives
F= A �" B = A B +A B
F= A �" B = A �"�" B +A �"�" B
6 marca 2011 Wojciech Kucewicz 84
Bramka XNOR
Bramka XNOR
Bramka XNOR
Bramka XNOR
B B
B B
B
B
B = 0
B = 1
B = 1
B = 0
A B A�"B
A B A�"B
A B A�"B
A B A�"B
0 0 1
0 0 1
A A
A A
A
A
F = (A�"B)
F = (A�"B)
0 1 0
0 1 0
1 0 0
1 0 0
1 0 0
1 0 0
1 1 1
1 1 1
The transmission gate is switched into conduction when B=1, so that the output is
given by AB If B=0, then the transmission gate is OFF In this case B =1 is applied to
given by AB. If B=0 then the transmission gate is OFF. In this case, B=1 is applied to
the top of PMOS, and B=0 is connected to the bottom on NMOS. Since these
correspond to respect voltage levels of VDD and ground, B acts as a power supply
voltage for PMOS and NMOS, which form an inverter circuit with A as the input.
The output for this case is given by A B , so that combing both possibilities gives
F= (A �" B) = A B +A B
F= (A �" B) = A �"�" B +A �"�" B
6 marca 2011 Wojciech Kucewicz 85
Bramki złożone
Bramki złożone
Bramki złożone
Bramki złożone
Bramki złożone
Bramki złożone
Bramki złożone
Bramki złożone
6 marca 2011 Wojciech Kucewicz 86
Bramki złożone
Bramki złożone
Bramki złożone
Bramki złożone
Jak zrealizować funkcję?
Jak zrealizować funkcję?
F = (A " B) + (C " D)
F = (A " B) + (C " D)
Można to zrobić dwoma sposobami:
Można to zrobić dwoma sposobami:
Można to zrobić dwoma sposobami
Można to zrobić dwoma sposobami
" Projekt na poziomie bramek
" Projekt na poziomie bramek
- elementem konstrukcyjnym są proste bramki
- elementem konstrukcyjnym są p st bramki
l m nt m k nst ukc jn m s p st b mki
l m nt m k nst ukc jn m s proste b mki
" Projpoziomie tranzystorów
" Projekt na p y
jekt na p y
jpoziomie tranzystorów
 elementem konstrukcyjnym są tranzystory
 elementem konstrukcyjnym są tranzystory
6 marca 2011 Wojciech Kucewicz 87
Projekt na poziomie bramek
Projekt na poziomie bramek
Projekt na poziomie bramek
Projekt na poziomie bramek
F = (A " B) + (C " D)
F = (A " B) + (C " D)
CD
CD
F
F
F
F
00 01 11 10
00 01 11 10
00 1 101
00 1101
01 1 101
01 1101
AB
AB
11 0 000
11 0000
c
c
10 1 101
10 1101
6 marca 2011 Wojciech Kucewicz 88
Bramki złożone
Bramki złożone
Bramki złożone
Bramki złożone
F = (A " B) + (C " D)
F = (A " B) + (C " D)
Circuit consists 16 transistors
Circuit consists 16 transistors
6 marca 2011 Wojciech Kucewicz 89
Bramki złożone
Bramki złożone
Bramki złożone
Bramki złożone
F = (A " B) + (C " D)
F = (A " B) + (C " D)
PMOS
VDD
CD
CD A
B
F
F
00 01 11 10
00 01 11 10
0 0 1 1 0 1
0 0 1 1 0 1
C
0 1 1 1 0 1
0 1 1 1 0 1
D
A
A
F
B
B
B
B
1 1 0 0 0 0
1 1 0 0 0 0
10 1 1 0 1
10 1 1 0 1
A
NMOS
C
NMOS F AB CD
NMOS F AB CD
NMOS: F = AB + CD
NMOS: F = AB + CD
PMOS: F = A C +A D +B C +B D =
PMOS: F = A C +A D +B C +B D = B
D
= C (A +B )+D (A +B ) = (A +B )(C +D )
= C (A +B )+D (A +B ) = (A +B )(C +D )
VSS
SS
=(AB) (CD) AB CD
=(AB) (CD) =AB+CD
(AB) (CD) AB CD
(AB) (CD) =AB+CD
Układ składa się 8 tranzystorów
Układ składa się 8 tranzystorów
6 marca 2011 Wojciech Kucewicz 90
The Complex Gate
The Complex Gate
The Complex Gate
The Complex Gate
Najłatwiej jest projektować funkcje zaprzeczone:
Najłatwiej jest projektować funkcje zaprzeczone:
F = ( " B) + ( " D)
F = (A " B) + ( " D)
(A ) (C )
() (C )
F
F
A
A
B
B
Function
Function
C
C
D
D
Funkcje niezaprzeczone wymagają dodatkowego
Funkcje niezaprzeczone wymagają dodatkowego
inwertera:
inwertera:
F = (A " B) + (C " D) ==> F = (A " B) + (C " D)
F = (A " B) + (C " D) ==> F = (A " B) + (C " D)
F Not F
FNot F
A
A
B
B
Function
Function
C
C
D
D
6 marca 2011 Wojciech Kucewicz 91
The Complex Gate
The Complex Gate
The Complex Gate
The Complex Gate
- Euler Path
- Euler Path
- Euler Path
- Euler Path
Euler graphs allow to find way of layout design without
Euler graphs allow to find way of layout design without
breaks
breaks
VDD
VDD
PMOS
PMOS
B
B
A
A
C
C
C
C
N d
N d
Node
Node
F
F
Branch
Branch
Euler path consists:
Euler path consists:
Euler path consists:
Euler path consists:
D
D
" Nodes
" Nodes are source and drain connections
" Branch
" Branch are transistors
NMOS
NMOS
VSS
VSS
SS
SS
Branches mirror the series parallel connection of the transistors in the circuit
Branches mirror the series-parallel connection of the transistors in the circuit.
Two graphs for nMOS and pMOS have to be created
6 marca 2011 Wojciech Kucewicz 92
The Complex Gate
The Complex Gate
The Complex Gate
The Complex Gate
- Euler Path
- Euler Path
- Euler Path
- Euler Path
VDD
VDD
PMOS
PMOS
Algorithm for Gate designed without
Algorithm for Gate designed without
B
B
A
A
breaks:
breaks:
C
C
C
C
" Find all Euler paths that cover the graph
" Find all Euler paths that cover the graph
" Find all Euler paths that cover the graph
" Find all Euler paths that cover the graph
" Find a pMOS and nMOS Euler path that have identical labeling (ordering
" Find a pMOS and nMOS Euler path that have identical labeling (ordering
F
F
of gate labels)
of gate labels)
" If is not found  break the gate in minimum number of places to achieve
" If is not found  break the gate in minimum number of places to achieve
identical labeling in each piece of gate
identical labeling in each piece of gate
D
D
NMOS
NMOS
VSS
VSS
F
F
F
F
NMOS L i
NMOS L i
NMOS Logic
NMOS Logic
V
V
VDD
VDD
PMOS Logic
PMOS Logic
A
A
Paths: C
Paths: C
Paths:
Paths:
B
B
A
A
ACDB
ACDB
ACDB
ACDB
ABDC
ABDC
ABDC
ABDC
ADCB
ADCB
ADCB
ADCB
BACD
BACD
ABCD
ABCD
B D
BD
BDCA
BDCA
C D
CD
BDCA
BDCA
& & & &
& & & &
BCDA
BCDA
VSS
VSS
VSS
VSS
& & & &
& & & &
F
F
A C D B
A C D B
A C D B
A C D B
a"
a"
6 marca 2011 Wojciech Kucewicz 93
The Complex Gate
The Complex Gate
The Complex Gate
The Complex Gate
VDD
VDD
VDD
VDD
PMOS
PMOS
B
B
A
A
C
C
C
C
F
F
A C D B
A C D B
D
D
NMOS
NMOS
VSS
VSS
A
A
F
F
C
C
C
C
D
D
B
B
Vss
Vss
6 marca 2011 Wojciech Kucewicz 94
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Cyfrowe układy kombinacyjne
Multipleksery
Multipleksery
Multipleksery
Multipleksery
Multipleksery
Multipleksery
Multipleksery
Multipleksery
i d lti l k
i d lti l k
i d lti l k
i d lti l k
i demultipleksery
i demultipleksery
i demultipleksery
i demultipleksery
6 marca 2011 Wojciech Kucewicz 95
Multiplekser
Multiplekser
Multiplekser
Multiplekser
Multiplekser umożliwiaj wybór i przesłanie na wyjście sygnału
Multiplekser umożliwiaj wybór i przesłanie na wyjście sygnału
jednego z N wejść
jednego z N wejść
jg j
jg j
D0
D0
D1
D1
Out
Out
D2
D2
D2
D2
D3
D3
S1 S0
S1 S0
S1 S0
S1 S0
Numer wejścia jest określany przez stan wejść adresowych (sterujących)
Numer wejścia jest określany przez stan wejść adresowych (sterujących)
S0 S1
S0 S1
S0, S1 ....
S0, S1 ....
Z uwagi na naturalny kod binarny stosowany do określenia adresu, liczba
Z uwagi na naturalny kod binarny stosowany do określenia adresu, liczba
wejść j związana z liczbą wejść sterujących zależnością: N = 2n
wejść jest związana z liczbą wejść sterujących zależnością: N = 2n
j jest j j y
j j j j y
6 marca 2011 Wojciech Kucewicz 96
Multiplekser
Multiplekser
Multiplekser
Multiplekser
S1 S0 F
S1 S0 F
0 0 D0
00 D0
0 1 D1
01 D1
1 0 D2
10 D2
1 1 D3
1 1 D3
1 1 D3
1 1 D3
Do zbudowania 2n wejściowego multipleksera potrzebne j 2n bramek AND ( )
Do zbudowania 2n wejściowego multipleksera p jest bramek AND (n+1)-
j gp potrzebne j (n+1)-
j gp p jest 2n ( )
wejściowych oraz bramka OR 2n-wejściowa
wejściowych oraz bramka OR 2n-wejściowa
Multiplekser umożliwia zmianę formatu danych z równoległego na szeregowy.
Multiplekser umożliwia zmianę formatu danych z równoległego na szeregowy.
6 marca 2011 Wojciech Kucewicz 97
Multiplekser
Multiplekser
Multiplekser
Multiplekser
D0
Enable
Enable
F
F
D1
S1 S0 0 1
S1 S0 0 1
S1 S0 0 1
S1 S0 0 1
0 0
0 0
0 D0
0 D0
D2
0 1
0 1
0 D1
0 D1
F
F
1 0
1 0
0 D2
0 D2
D3
1 1
1 1
0 D3
0 D3
b
b
1
1
Dodatkowe wejście Enable p yj p
Dodatkowe wejście Enable p yj p
j pozwala zablokować stan wyjścia multipleksera.
j pozwala zablokować stan wyjścia multipleksera.
Sygnały z wejścia będą przesyłane do wyjścia tylko, gdy wejście Enable =1
Sygnały z wejścia będą przesyłane do wyjścia tylko, gdy wejście Enable =1
6 marca 2011 Wojciech Kucewicz 98
Multiplekser
Multiplekser
Multiplekser
Multiplekser
En
En
Enable
Enable
F
F
D0
D0
D0
D0
S1 S0 0 1
S1 S0 0 1
S1 S0 0 1
S1 S0 0 1
D1
D1
..
0 0
0 0
0 D0
0 D0
..
F
F
0 1
0 1
0 D1
0 D1
..
..
1 0
1 0
0 D2
0 D2
..
..
1 1
1 1
0 D3
0 D3
..
D8
D8
S1 S2 S3
S1 S2 S3
Funkcję multipleksera można opisać funkcją logiczną:
Funkcję multipleksera można opisać funkcją logiczną:
N-1
Out = Sk �" Dk �" En
"
k = 0
gdzie Sk jest mintermem utworzonym z wektora adresu
gdzie Sk jest mintermem utworzonym z wektora adresu
Multiplekser
Multiplekser
Multiplekser
Multiplekser
2n  wejściowy multiplekser może być użyty do realizacji dowolnej funkcji logicznej
2n  wejściowy multiplekser może być użyty do realizacji dowolnej funkcji logicznej
o n-zmiennych.
o n-zmiennych.
R li j i j b ś d i dł i d d i d i h jść
R li j i j b ś d i dł i d d i d i h jść
Realizuje się ją poprzez bezpośrednie podłączenie do odpowiednich wejść
Realizuje się ją poprzez bezpośrednie podłączenie do odpowiednich wejść
multipleksera wartości logicznych  1 lub  0
multipleksera wartości logicznych  1 lub  0
0
0
D0
D0
S1 S0 F
S1 S0 F
1
1
D1
D1
F
F
0 00
00 0
1 D2
1 D2
0 11
01 1
D3
D3
0
0
1 01
10 1
S1 S0
S1 S0
1 10
11 0
6 marca 2011 Wojciech Kucewicz 100
Multiplexer
Multiplexer
Multiplekser
Multiplekser
Multiplekser
Multiplekser
S1 S0 F
S1 S0 F
0 0 D0
00 D0
0 1 D1
01 D1
1 0 D2
10 D2
1 1 D
11 D
D3
D3
6 marca 2011 Wojciech Kucewicz 101
Multiplekser jako bramka AND
Multiplekser jako bramka AND
Multiplekser jako bramka AND
Multiplekser jako bramka AND
2n  wejściowy multiplekser może być użyty do realizacji dowolnej funkcji logicznej
2n  wejściowy multiplekser może być użyty do realizacji dowolnej funkcji logicznej
o n-zmiennych.
o n-zmiennych.
Realizuje się ją poprzez bezpośrednie podłączenie do odpowiednich wejść
Realizuje się ją poprzez bezpośrednie podłączenie do odpowiednich wejść
Real zuje s ę ją poprzez bezpośredn e podłączen e do odpow edn ch wejść
Real zuje s ę ją poprzez bezpośredn e podłączen e do odpow edn ch wejść
multipleksera wartości logicznych  1 lub  0
multipleksera wartości logicznych  1 lub  0
S1 S0 OUFT
S1 S0 OUFT
0
0
D0
D0
D0
D0
S0
S0
0
0
D1
D1
0 00
00 0
F
F
F
F
0 D2
0 D2
0 10
01 0
a"
a"
S1
S1
S1
S1
1 00 D3
10 0 D3
1
1
1 11
11 1
S1 S0
S1 S0
6 marca 2011 Wojciech Kucewicz 102
Multiplekser jako bramka OR
Multiplekser jako bramka OR
Multiplekser jako bramka OR
Multiplekser jako bramka OR
2n  wejściowy multiplekser może być użyty do realizacji dowolnej funkcji logicznej
2n  wejściowy multiplekser może być użyty do realizacji dowolnej funkcji logicznej
o n-zmiennych.
o n-zmiennych.
Realizuje się ją poprzez bezpośrednie podłączenie do odpowiednich wejść
Realizuje się ją poprzez bezpośrednie podłączenie do odpowiednich wejść
Real zuje s ę ją poprzez bezpośredn e podłączen e do odpow edn ch wejść
Real zuje s ę ją poprzez bezpośredn e podłączen e do odpow edn ch wejść
multipleksera wartości logicznych  1 lub  0
multipleksera wartości logicznych  1 lub  0
S1 S0 F
S1 S0 F
0
0
D0
D0
D0
D0
S0
S0
1
1
D1
D1
0 00
00 0
F
F
F
F
1 D2
1 D2
0 11
01 1
a"
a"
S1
S1
S1
S1
1 01 D3
10 1 D3
1
1
1 11
11 1
S1 S0
S1 S0
6 marca 2011 Wojciech Kucewicz 103
Multiplekser
Multiplekser
Multiplekser
Multiplekser
Zastosowanie multipleksera 4 na 1 do realizacji funkcji 3 zmiennych:
Zastosowanie multipleksera 4 na 1 do realizacji funkcji 3 zmiennych:
F = x y y yz
F= x y z + xyz + y
y  z + xy + y
y yz yz
S1=y S0=z F F
S1=y S0=z FF
0 0
00
= x 1 0 + x 0 1 + 0 0 0
= x �"�" 1 �"�" 0 + x �"�" 0 �"�" 1 + 0 �"�" 0 0
0 1 x
01 x
= x 1 1 + x 0 0 + 0 1
= x �"�" 1 �"�" 1 + x �"�" 0 �"�" 0 + 0 �"�" 1
1 0 = x �"�" 0 �"�" 0 + x �"�" 1 �"�" 1 + 1 �"�" 0 x
10 = x 0 0 + x 1 1 + 1 0 x
1 1 = x 0 1 + x 1 0 + 1 1 1
11 = x �"�" 0 �"�" 1 + x �"�" 1 �"�" 0 + 1 �"�" 1 1
W ś l l k D0 dł do 0
Wejście multipleksera D0 podłączamy d 0,
D1 do x ,
D2 do x,
D3 do 1
D3 do 1
6 marca 2011 Wojciech Kucewicz 104
Multiplekser
Multiplekser
Multiplekser
Multiplekser
Zastosowanie multipleksera 4 na 1 do realizacji funkcji 3 zmiennych:
Zastosowanie multipleksera 4 na 1 do realizacji funkcji 3 zmiennych:
F = x y y yz
F= x y z + xyz + y
y  z + xy + y
y yz yz
0
0
S1=y S0=z F
S1=y S0=z F
D0
D0
D1
D1
F
F
0 0 0
000
D2
D2
x
x
0 1x
01 x
D3
D3
1 0 x
10x
1
1
1 11
11 1
S1 S0
S1 S0
y z
y z
Funkcję (n+1)-zmiennych można realizować przy pomocy multipleksera
Funkcję (n+1)-zmiennych można realizować przy pomocy multipleksera
ć
ć
2n na 1 oraz inwertera
2n na 1 oraz inwertera
6 marca 2011 Wojciech Kucewicz 105
Multiplekser
Multiplekser
Multiplekser
Multiplekser
D0
D0
D0
D0
Out
Out
Out
Out
Out
Out
D1
D1
D1
D1
S
S
S
S
Multiplekser 2 na 1 można zbudować z 2 bramek transmisyjnych
Multiplekser 2 na 1 można zbudować z 2 bramek transmisyjnych
6 marca 2011 Wojciech Kucewicz 106
Multiplekser
Multiplekser
Multiplekser
Multiplekser
Multiplexer 2 na 1
Multiplexer 2 na 1
D0
D0
F
F
D0
D0
F
F
D1
D1
D1
D1
==
==
Sel
Sel
Sel
Sel
6 marca 2011 Wojciech Kucewicz 107
Multiplekser
Multiplekser
Multiplekser
Multiplekser
Multiplekser 4 na 1 można zbudować z 2 multiplekserów
Multiplekser 4 na 1 można zbudować z 2 multiplekserów
2 na 1
2 na 1
S1 S0F
S1 S0 F
D0
D0
A
A
Out
Out
Out
Out
0 0 A
0 0 A
0 0 A
0 0 A
D1
D1
Sel
Sel
B
B
D0
D0
F
F
0 1B
01 B
Out
Out
Out
Out
1 0
1 0
1 0 C
1 0 C
D1
D1
Sel
Sel
C
C
D0
D0
1 1D
11 D
Out
Out
D1
D1
D1
D1
D
D
D
D
Sel
Sel
S0= S1=
S0= S1=
S0= S1=
S0= S1=
0 0
0 0
1 1
1 1
0 0
0 0
1 1
1 1
6 marca 2011 Wojciech Kucewicz 108
M
M
MUX
MUX
M
M
MUX
MUX
M
M
MUX
MUX
Multiplekser
Multiplekser
Multiplekser
Multiplekser
Zbudować sterownik do wyświetlacza 7-segmentowego przy użyciu
Zbudować sterownik do wyświetlacza 7-segmentowego przy użyciu
multiplekserów
multiplekserów
x3 x2 x1 x0 a b c d e f g
x3 x2 x1 x0 a b c d e f g
0 0 0 0 1 1 1 1 1 1 0
0 0 0 0 1 1 1 1 1 1 0
0 0 0 0 1 1 1 1 1 1 0
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 0 0 1
a
a
a
a
x0
x0
0 1 0 0 0 1 1 0 0 1 1
0 1 0 0 0 1 1 0 0 1 1
x1
x1
Decoder
Decoder
x2
x2
0 1 0 1 1 0 1 1 0 1 1
0 1 0 1 1 0 1 1 0 1 1
BCD to 7 segm
BCD to 7 segm
f b
f b
x3
x3
g
g
0 1 1 0 1 0 1 1 1 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 0 1 1 1 1 1 1 1
e c
e c
1 0 0 1 1 1 1 1 0 1 1
1 0 0 1 1 1 1 1 0 1 1
d
d
d
d
1 0 1 0 x x x x x x x
1 0 1 0 x x x x x x x
1 0 1 1 x x x x x x x
1 0 1 1 x x x x x x x
1 1 0 0 x x x x x x x
1 1 0 0 x x x x x x x
1 1 0 0
1 1 0 0
1 1 0 0 x x x x x x x
1 1 0 0 x x x x x x x
1 1 1 0 x x x x x x x
1 1 1 0 x x x x x x x
1 1 1 1 x x x x x x x
1 1 1 1 x x x x x x x
6 marca 2011 Wojciech Kucewicz 109
Multiplekser
Multiplekser
Multiplekser
Multiplekser
Budujemy multiplekser 16 do 1
Budujemy multiplekser 16 do 1
x3 x2 x1 x0 a
x3 x2 x1 x0 a
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 0
0 0 1 0 1
0 0 1 0 1
0 0 1 1 1
0 0 1 1 1
0 1 0 0 0
0 1 0 0 0
0 1 0 1 1
0 1 0 1 1
0 1 1 0 1
0 1 1 0 1
0 1 1 1 1
0 1 1 1 1
1 0 0 0 1
1 0 0 0 1
1 0 0 1 1
1 0 0 1 1
1 0 1 0 x
1 0 1 0 x
1 0 1 1 x
1 0 1 1 x
1 1 0 0 x
1 1 0 0 x
1 1 0 0 x
1 1 0 0 x
1 1 0 0 x
1 1 0 0 x
1 1 1 0 x
1 1 1 0 x
1 1 1 1 x
1 1 1 1 x
1 0 0 1
6 marca 2011 Wojciech Kucewicz 110
Demultiplekser
Demultiplekser
Demultiplekser
Demultiplekser
Demultiplekser umożliwia wybór i przesłanie sygnału
Demultiplekser umożliwia wybór i przesłanie sygnału
wejściowego na j yj
wejściowego na j yj
j gjedno z N wyjść
j gjedno z N wyjść
D0
D0
D0
D0
D1 D1
D1 D1
D1 D1
D1 D1
In
In
In
In
D2
D2
D2
D2
D3
D3
D3
D3
S1 S0
S1 S0
S1 S0
S1 S0
S1 S0
S1 S0
Numer wyjścia jest określany przez stan wejść adresowych (sterujących) S0, S1 ....
Numer wyjścia jest określany przez stan wejść adresowych (sterujących) S0, S1 ....
Z uwagi na naturalny kod binarny stosowany do określenia adresu, liczba wyjść jest
Z uwagi na naturalny kod binarny stosowany do określenia adresu, liczba wyjść jest
związana z liczbą wejść sterujących zależnością: N = 2n
związana z liczbą wejść sterujących zależnością: N = 2n
6 marca 2011 Wojciech Kucewicz 111
Dem
Dem
multiplexer
multiplexer
Demultiplekser
Demultiplekser
Demultiplekser
Demultiplekser
S1 S0 D3 D2 D1 D0
S1 S0 D3 D2 D1 D0
0 0 0 0 0 Z
0 0 0 0 0 Z
0 1 0 0 Z 0
0 1 0 0 Z 0
1 0 0 Z 0 0
1 0 0 Z 0 0
1 1 Z 0 0 0
1 1 Z 0 0 0
Aby uzyskać 2n wyjść należy zastosować n bramek AND (n+1)  wejściowych
Aby uzyskać 2n wyjść należy zastosować n bramek AND (n+1)  wejściowych
Demultiplekser umożliwia zmianę formatu danych z szeregowego na równoległy
Demultiplekser umożliwia zmianę formatu danych z szeregowego na równoległy
Demultiplekser umożliwia zmianę formatu danych z szeregowego na równoległy
Demultiplekser umożliwia zmianę formatu danych z szeregowego na równoległy
6 marca 2011 Wojciech Kucewicz 112
a
S
S0
S1
Enable
Demultiplekser
Demultiplekser
Demultiplekser
Demultiplekser
S1 S0 D3 D2 D1 D0
S1 S0 D3 D2 D1 D0
0 0 0 0 0 Z
0 0 0 0 0 Z
0 1 0 0 Z 0
0 1 0 0 Z 0
1 0 0 Z 0 0
1 0 0 Z 0 0
1 1 Z 0 0 0
1 1 Z 0 0 0
Funkcję demultipleksera można opisać funkcją logiczną:
Funkcję demultipleksera można opisać funkcją logiczną:
Dk Sk Z
Dk = Sk �" Z
gdzie Sk jest mintermem utworzonym z wektora adresu
gdzie Sk jest mintermem utworzonym z wektora adresu
6 marca 2011 Wojciech Kucewicz 113
a
S
S0
S1
Enable
Demultiplekser
Demultiplekser
Demultiplekser
Demultiplekser
Po podaniu odpowiedniego sygnału na wejście demultipleksera na wyjściach są dostępne
Po podaniu odpowiedniego sygnału na wejście demultipleksera na wyjściach są dostępne
realizacje wszystkich mintermów. Sumujemy przy pomocy bramki OR tylko te
realizacje wszystkich mintermów. Sumujemy przy pomocy bramki OR tylko te
mintermy, dla których funkcja przybiera wartość 1.
mintermy, dla których funkcja przybiera wartość 1.
a b c
a b c
a b c
a b c
abc
abc
a bc
a bc
a bc
a bc
1
1
ab c
ab c
ab c
ab c
abc
abc
abc
abc
a b c
a b c
6 marca 2011 Wojciech Kucewicz 114
Demultiplekser
Demultiplekser
Demultiplekser
Demultiplekser
Demultiplexer 1 to 2
Demultiplexer 1 to 2
D0
D0
D0
D0
In
In
In
In
D1
D1
D1
D1
==
==
Sel
Sel
Sel
Sel
Podstawowym elementem demultipleksera może być bramka transmisyjna
Podstawowym elementem demultipleksera może być bramka transmisyjna
6 marca 2011 Wojciech Kucewicz 115
DMUX
DMUX
Kodery i
Kodery i
Kodery i
Kodery i
Kodery i
Kodery i
Kodery i
Kodery i
d k d
d k d
d k d
d k d
dekodery,
dekodery,
dekodery,
dekodery,
k y kodów
k y kodów
k kodów
k kodów
konwertery k dó
konwertery k dó
konwertery k dó
konwertery k dó
6 marca 2011 Wojciech Kucewicz 116
Dekoder
Dekoder
Dekoder
Dekoder
Dekoder najczęściej służy do translacji słów kodu dwójkowego
Dekoder najczęściej służy do translacji słów kodu dwójkowego
na kod 1 z N
na kod 1 z N
Stan logiczny n wejść określa na którym z 2n wyjść pojawi się
Stan logiczny n wejść określa na którym z 2n wyjść pojawi się
stan 1
stan 1
S0 D0
S0 D0
Decoder
Decoder
S1 D1
S1 D1
1
1
D2
D2
D3
D3
En
En
Dekoder dwubitowego słowa (X0, X1) na 1 z 4
Dekoder może posiadać wejście Enable
Dekoder może posiadać wejście Enable.
Jeżeli wejście Enable ma stan 1 to dekoder jest aktywny (na jednym z wyjść jest stan
1), a jeżeli 0 to dekoder jest nieaktywny ( na wszystkich wyjściach jest stan 0)
6 marca 2011 Wojciech Kucewicz 117
Dekoder 2-bitowy
Dekoder 2-bitowy
Dekoder 2-bitowy
Dekoder 2-bitowy
Tablicę prawdy dla dekodera 2-bitowego można zamienić na tablicę Karnough i
Tablicę prawdy dla dekodera 2-bitowego można zamienić na tablicę Karnough i
wyznaczyć funkcję logiczną
wyznaczyć funkcję logiczną
S1 S0 En D3 D2 D1 D0
S1 S0 En D3 D2 D1 D0
En
En
En
En
x1 x0
x1 x0
x1 x0
S1 S0
0 01 0 001
00 1 000 1
01
01
01
01
0 0 0 0
0 0 00
0 11 0 01 0 0 0 0 0
01 1 00 1 0 0 0 00
0 1
00
0 1
00
0 1 00
0 1 0 0
0 1 00
0 1 0 0
0 1
00
0 1
00
1 01 0 1 0 0
10 1 0 1 00
1 1 0 0
1 1 00
1 1 0 0
1 1 00
0 1
00
0 1
00
1 1 1 1 0 0 0
1 1 1 1 0 0 0
1 1 1 1 0 0 0
1 1 1 1 0 0 0
1 0 0 0
1 0 00
1 0 0 0
1 0 00
0 1
00
0 1
00
x x0 0 000
xx 0 0000
D0 E S  S
D0 E S  S
D0 = En S0 S1 
D0 = En S0 S1 
D1 = En S0 S1
D1 = En S0 S1 
Wszystkie wyznaczone funkcje są mintermami
więc można je zrealizować przy pomocy
więc można je zrealizować przy pomocy
D2 En S S
D2 En S S
D2 = En S0 S1
D2 = En S0 S1
bramek AND
D3 = En S0 S1
D3 = En S0 S1
6 marca 2011 Wojciech Kucewicz 118
Dekoder
Dekoder
Dekoder
Dekoder
D3 = EnS0S1
D3 = EnS0S1
S0 D0
S0 D0
D E S  S
D E S  S
D2 = EnS0 S1
D2 = EnS0 S1
b
b
S1
D1 = EnS0S1
D1 = EnS0S1
D1
D0 = EnS0 S1
D0 = EnS0 S1
0 0 1
0 0 1
b
b
D2
b
b
D3
b
b
D0
D1
D2
D2
D3
6 marca 2011 Wojciech Kucewicz 119
S0
Decoder
Decoder
S1
E
En
r
r
En
Dekoder
Dekoder
Dekoder
Dekoder
Dekoder może realizować funkcje logiczne.
Dekoder może realizować funkcje logiczne.
Ponieważ jego wyjścia są mintermami, należy zsumować te mintermy, dla których
Ponieważ jego wyjścia są mintermami, należy zsumować te mintermy, dla których
wartość funkcji wynosi 1
S1 S0 F1 F2
S1 S0 F1 F2
S1 S0 F F
S1 S0 F F
0 00 0
00 0 0
0 1 1 1
0 1 1 1
0 1 1 1
0 1 1 1
1 01 1
10 1 1
1 1 0 1
110 1
6 marca 2011 Wojciech Kucewicz 120
Dekoder 4-bitowy
Dekoder 4-bitowy
Dekoder 4-bitowy
Dekoder 4-bitowy
Wielobitowy dekoder może być utworzony przez kaskodowe połączenie dekoderów 2-
Wielobitowy dekoder może być utworzony przez kaskodowe połączenie dekoderów 2-
bitowych , gdzie jeden z dekoderów jest
bitowych , gdzie jeden z dekoderów jest
D0
m0
m0
wykorzystany do włączania linii enable
wykorzystany do włączania linii enable
A B C D En Out
A B C D En Out
x0 D1
m1
m1
m1
m1
0 0 0 0 1 m0
0 0 0 0 1 m0
D2
m2
m2
x1
0 0 0 1 1 m1
0 0 0 1 1 m1
m3
m3
D3
En
0 0 1 0 1 m2
0 0 1 0 1 m2
D0
0 0 1 1 1 3 m4
0 0 1 1 1 3 m4
0 0 1 1 1 m3 m4
0 0 1 1 1 m3 m4
m5
x0 D1 m5
0 1 0 0 1 m4
0 1 0 0 1 m4
m6
m6
0 1 0 1 1 m5
0 1 0 1 1 m5
D2
x1
D0
m7
m7
0 1 1 0 1 m6
0 1 1 0 1 m6
D3
En
En
x0 D1
x0 D1
0 1 1 1 1 m7
0 1 1 1 1 m7
D0
1 0 0 0 1 m8
1 0 0 0 1 m8 D2
x1
m8
m8
x0 D1
1 0 0 1 1 m9
1 0 0 1 1 m9
D3
m9
En m9
D2
1 0 1 0 1 m10
1 0 1 0 1 m10
m10
m10
x1 m10
x1 m10
1 0 1 1 1 m11
1 0 1 1 1 m11 D3 m11
m11
En
1 1 0 0 1 m12
1 1 0 0 1 m12
D0
m12
m12
1 1 0 1 1 m13
1 1 0 1 1 m13
x0 D1
m13
m13
m13
m13
1 1 1 0 1 m14
1 1 1 0 1 m14
m14
m14
D2
x1
A
A
B
B
1 1 1 1 1 m15
1 1 1 1 1 m15
m15
m15
D3
En
x x x x 0 none
x x x x 0 none
D C
D C
6 marca 2011 Wojciech Kucewicz 121
Koder
Koder
Koder
Koder
Koder działa odwrotnie niż dekoder t.zn. Kod 1 z 2n
Koder działa odwrotnie niż dekoder t.zn. Kod 1 z 2n
zamienia na kod n-bitowy kod binarny
zamienia na kod n-bitowy kod binarny
D3 D2 D1 D0 x1 x0
D3 D2 D1 D0 x1 x0
0 00100
000 1 00
D0
x0
D1
0 0 1 0 0 1
0 0 1 0 0 1
0 0 1 0 0 1
0 0 1 0 0 1
Encoder
Encoder
Encoder
Encoder
D2
x1
D3
0 1 0 010
0 1 00 1 0
1 0 0011
1 000 1 1
6 marca 2011 Wojciech Kucewicz 122
Koder priorytetowy
Koder priorytetowy
Koder priorytetowy
Koder priorytetowy
Przyjmijmy, że system składa się z 2n urządzeń, które
Przyjmijmy, że system składa się z 2n urządzeń, które
wymagają obsługi. Przy pomocy kodera priorytetowego można
wymagają obsługi. Przy pomocy kodera priorytetowego można
ustalić kolejność obsługi urządzeń.
ustalić kolejność obsługi urządzeń.
Przykład:
Przykład:
D0 D1 D2 D3 x1 x0
D0 D1 D2 D3 x1 x0
Należy obsłużyć 4 urządzenia o
Należy obsłużyć 4 urządzenia o
różnym stopniu ważności  każde ma
różnym stopniu ważności  każde ma
1 X XX00
1 XXX 0 0
swój 2-bitowy adres (x1x2).
swój 2-bitowy adres (x1x2).
Urządzenie podłączone do wejścia D0
d dł d ś D0
d dł do ś D0
Urządzenie podłączone d wejścia D0
0 1 X X01
0 1 XX 0 1
ma najwyższy priorytet obsługi, a
ma najwyższy priorytet obsługi, a
urządzenie podłączone do wejścia D3
urządzenie podłączone do wejścia D3
0 01 X 1 0
00 1 X 10
 najniższy.
 najniższy.
najniższy.
najniższy.
Zapisujemy to w tablicy prawdy
Zapisujemy to w tablicy prawdy
0 00111
000 1 11
6 marca 2011 Wojciech Kucewicz 123
Koder priorytetowy
Koder priorytetowy
Koder priorytetowy
Koder priorytetowy
D0 D1 D2 D3 x1 x0
D0 D1 D2 D3 x1 x0
Budujemy tablicę prawdy dla wszystkich
0 0 0 0 0 0
0 0 0 0 0 0
możliwych kombinacji żądań obsługi w jednym
czasie.
0 0 0 1 1 1
0 0 0 1 1 1
0 0 0 1 1 1
0 0 0 1 1 1
Budujemy tablice Karnaugh dla stanu bitów adresu
0 0 1 0 1 0
0 0 1 0 1 0
urządzeń i wyznaczamy funkcję logiczną.
0 0 1 1 1 0
0 0 1 1 1 0
D3D2
D3D2
0 1 0 0 0 1
0 1 0 0 0 1
0 1 0 0 0 1
0 1 0 0 0 1
X1
X1
X1
X1
0 1 0 1 0 1
0 1 0 1 0 1
00 01 11 10
00 01 11 10
0 1 1 0 0 1
0 1 1 0 0 1
0 0
0 0
0 0 0 0
0 0 0 0
0 1 1 1 0 1
0 1 1 1 0 1
0 1 1 1 0 1
0 1 1 1 0 1
1 0 0 0 0 0
1 0 0 0 0 0
0 1
0 1
1 0 0 0
1 0 0 0
D1D0
D1D0
1 0 0 1 0 0
1 0 0 1 0 0
1 1
1 1
1 0 0 0
1 0 0 0
1 0 1 0 0 0
1 0 1 0 0 0
1 0 1 0 0 0
1 0 1 0 0 0
10
10
1 0 1 1 0 0 1 0 0 0
1 0 1 1 0 0 1 0 0 0
1 1 0 0 0 0
1 1 0 0 0 0
1 1 0 1 0 0
1 1 0 1 0 0
1 1 0 1 0 0
1 1 0 1 0 0
x = D D D + D D D
x = D D D + D D D
x = D D D + D D D
x = D D D + D D D
x1 = D0 D1 D3 + D0 D1 D2
x1 = D0 D1 D3 + D0 D1 D2
x1 = D0 D1 D3 + D0 D1 D2
x1 = D0 D1 D3 + D0 D1 D2
1 1 1 0 0 0
1 1 1 0 0 0
= D0 D1 (D3 + D2)
= D0 D1 (D3 + D2)
= D0 D1 (D3 + D2)
= D0 D1 (D3 + D2)
1 1 1 1 0 0
1 1 1 1 0 0
6 marca 2011 Wojciech Kucewicz 124
Koder priorytetowy
Koder priorytetowy
Koder priorytetowy
Koder priorytetowy
D0 D1 D2 D3 x1 x0
D0 D1 D2 D3 x1 x0
Budujemy tablicę prawdy dla wszystkich
0 0 0 0 0 0
0 0 0 0 0 0
możliwych kombinacji żądań obsługi w jednym
czasie.
0 0 0 1 1 1
0 0 0 1 1 1
0 0 0 1 1 1
0 0 0 1 1 1
Budujemy tablice Karnaugh dla stanu bitów adresu
0 0 1 0 1 0
0 0 1 0 1 0
urządzeń i wyznaczamy funkcję logiczną.
0 0 1 1 1 0
0 0 1 1 1 0
D0D1
D0D1
0 1 0 0 0 1
0 1 0 0 0 1
0 1 0 0 0 1
0 1 0 0 0 1
X0
X0
X0
X0
0 1 0 1 0 1
0 1 0 1 0 1
00 01 11 10
00 01 11 10
0 1 1 0 0 1
0 1 1 0 0 1
0 0
0 0
0 1 0 0
0 1 0 0
0 1 1 1 0 1
0 1 1 1 0 1
0 1 1 1 0 1
0 1 1 1 0 1
1 0 0 0 0 0
1 0 0 0 0 0
0 1
0 1
1 1 0 0
1 1 0 0
D2D3
D2D3
1 0 0 1 0 0
1 0 0 1 0 0
1 1
1 1
0 1 0 0
0 1 0 0
1 0 1 0 0 0
1 0 1 0 0 0
1 0 1 0 0 0
1 0 1 0 0 0
10
10
1 0 1 1 0 0 0 1 0 0
1 0 1 1 0 0 0 1 0 0
1 1 0 0 0 0
1 1 0 0 0 0
1 1 0 1 0 0
1 1 0 1 0 0
1 1 0 1 0 0
1 1 0 1 0 0
x = D D D + D D
x = D D D + D D
x = D D D + D D
x = D D D + D D
x0 = D0 D2 D3 + D0 D1
x0 = D0 D2 D3 + D0 D1
x0 = D0 D2 D3 + D0 D1
x0 = D0 D2 D3 + D0 D1
1 1 1 0 0 0
1 1 1 0 0 0
1 1 1 1 0 0
1 1 1 1 0 0
6 marca 2011 Wojciech Kucewicz 125
Koder priorytetowy
Koder priorytetowy
Koder priorytetowy
Koder priorytetowy
D0 D1 D2 D3 x1 x0
D0 D1 D2 D3 x1 x0
0 0 0 0 0 0
0 0 0 0 0 0
x1 = D0 D1 (D3 + D2)
x1 = D0 D1 (D3 + D2)
x1 = D0 D1 (D3 + D2)
x1 = D0 D1 (D3 + D2)
0 0 0 1 1 1
0 0 0 1 1 1
x0 = D0 (D2 D3 + D1)
x0 = D0 (D2 D3 + D1)
x0 = D0 (D2 D3 + D1)
x0 = D0 (D2 D3 + D1)
x0 = D0 (D2 D3 + D1)
x0 = D0 (D2 D3 + D1)
x0 = D0 (D2 D3 + D1)
x0 = D0 (D2 D3 + D1)
0 0 1 0 1 0
0 0 1 0 1 0
0 0 1 1 1 0
0 0 1 1 1 0
0 1 0 0 0 1
0 1 0 0 0 1
0 1 0 0 0 1
0 1 0 0 0 1
0 1 0 1 0 1
0 1 0 1 0 1
0 1 1 0 0 1
0 1 1 0 0 1
0 1 1 1 0 1
0 1 1 1 0 1
0 1 1 1 0 1
0 1 1 1 0 1
1 0 0 0 0 0
1 0 0 0 0 0
1 0 0 1 0 0
1 0 0 1 0 0
1 0 1 0 0 0
1 0 1 0 0 0
1 0 1 0 0 0
1 0 1 0 0 0
1 0 1 1 0 0
1 0 1 1 0 0
1 1 0 0 0 0
1 1 0 0 0 0
D0
x0
D1
D1
1 1 0 1 0 0
1 1 0 1 0 0
1 1 0 1 0 0
1 1 0 1 0 0
Encoder
Encoder
D2
1 1 1 0 0 0
1 1 1 0 0 0
x1
D3
1 1 1 1 0 0
1 1 1 1 0 0
6 marca 2011 Wojciech Kucewicz 126
Hazard
Hazard
Hazard
Hazard
Hazard
Hazard
Hazard
Hazard
6 marca 2011 Wojciech Kucewicz 127
Hazard
Hazard
Hazard
Hazard
Hazardem nazywamy krótkie zakłócenie impulsowe na wyjściu
Hazardem nazywamy krótkie zakłócenie impulsowe na wyjściu
układu podczas procesów przejściowych
układu podczas procesów przejściowych
układu podczas procesów przejściowych.
układu podczas procesów przejściowych.
Zjawisko hazardu może wystąpić, gdy sygnał przesyłany jest dwoma
Zjawisko hazardu może wystąpić, gdy sygnał przesyłany jest dwoma
di óż h óz
i i h d i d j d j bramki.
di óż h óz
i i h d i d jednej bramki.
drogami o różnych opóz
nieniach prowadzącymi do jednej b ki
drogami o różnych opóz
nieniach prowadzącymi do j d j b ki
Na wyjściu bramki może powstać krótkotrwały impuls, wynikający z
Na wyjściu bramki może powstać krótkotrwały impuls, wynikający z
różnicy opóz
nień.
różnicy opóz
nień.
X
1
1
Y
Y
F
X
X
Y
Y
Z
Z
Z
Z
6 marca 2011 Wojciech Kucewicz 128
Hazard
Hazard
Hazard
Hazard
Hazard
Hazard
Hazard
Hazard
Hazard funkcjonalny powstaje na skutek jednoczesnej zmiany
Hazard funkcjonalny powstaje na skutek jednoczesnej zmiany
Hazard funkcjonalny - powstaje na skutek jednoczesnej zmiany
Hazard funkcjonalny - powstaje na skutek jednoczesnej zmiany
dwóch lub więcej sygnałów wejściowych propagujących drogami o
dwóch lub więcej sygnałów wejściowych propagujących drogami o
różnych opóz
nieniach (trudny do eliminacji)
różnych opóz
nieniach (trudny do eliminacji)
Hazard logiczny  pojedyncza zmiana sygnału na wejściu propaguje
Hazard logiczny  pojedyncza zmiana sygnału na wejściu propaguje
drogami o różnych opóz
nieniach (eliminowanie przez dodanie
drogami o różnych opóz
nieniach (eliminowanie przez dodanie
nadmiarowych elementów w układzie).
nadmiarowych elementów w układzie).
dh l kł d )
dh l kł d )
ó
ó
Hazard krytyczny - występuje w układach asynchronicznych.
Hazard krytyczny - występuje w układach asynchronicznych.
6 marca 2011 Wojciech Kucewicz 129
Typy Hazardu
Typy Hazardu
Typy Hazardu
Typy Hazardu
Hazard statyczny polega na pojawieniu się na wyjściu układu impulsu związanego
Hazard statyczny polega na pojawieniu się na wyjściu układu impulsu związanego
z różnym opóz
nieniem sygnałów wejściowych.
z różnym opóz
nieniem sygnałów wejściowych.
Hazard statyczny  w jedynkach
Hazard statyczny  w jedynkach
Hazard statyczny  w zerach
Hazard statyczny  w zerach
y y
y y
6 marca 2011 Wojciech Kucewicz 130
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny polega na pojawieniu się na wyjściu układu impulsu
Hazard dynamiczny polega na pojawieniu się na wyjściu układu impulsu
szpilkowego bezpośrednio po zmianie poziomów logicznych z 0 na 1 lub z 1 na 0.
szpilkowego bezpośrednio po zmianie poziomów logicznych z 0 na 1 lub z 1 na 0.
Hazard dynamiczny 1 0
Hazard dynamiczny 1 0
Hazard dynamiczny 0 1
Hazard dynamiczny 0 1
6 marca 2011 Wojciech Kucewicz 131
Hazard statyczny
Hazard statyczny
Hazard statyczny
Hazard statyczny
Hazard statyczny może wystąpić, gdy choćby jeden sygnał jest przesyłany dwoma
Hazard statyczny może wystąpić, gdy choćby jeden sygnał jest przesyłany dwoma
drogami o różnych opóz
nieniach, prowadzącymi do jednej bramki. Możliwość
drogami o różnych opóz
nieniach, prowadzącymi do jednej bramki. Możliwość
wystąpienia hazardu można wykryć na siatce Karnaugh, jeżeli forma b l k j t
wystąpienia hazardu można wykryć na siatce Karnaugh, jeżeli forma b l k jest
t i i h d ż k ć i t Kh j ż li f boolowska jest
t i i h d ż k ć i t Kh j ż li f boolowska j t
reprezentowana przez stykające się grupy, odpowiadające implikantom prostym.
reprezentowana przez stykające się grupy, odpowiadające implikantom prostym.
Stykanie się takich grup wskazuje na obecność hazardu. Aby uniknąć hazardu,
Stykanie się takich grup wskazuje na obecność hazardu. Aby uniknąć hazardu,
należy wprowadzić dodatkową bramkę reprezentującą dodatkowy implikant.
należy wprowadzić dodatkową bramkę reprezentującą dodatkowy implikant.
y p ą ę pją ą y p
y p ą ę pją ą y p
x2x1
x2x1
2 1
2 1
00 01 11 10
00 01 11 10
00 01 11 10
00 01 11 10
F X X X X
F X X X X
F = X2X1 + X0X 2
F = X2X1 + X0X 2
x0
x0
0 0010
00010
F = X2X1 + X0X + X0X1
F = X2X1 + X0X 2 + X0X1
F = X2X1 + X0X 2 + X0X1
F = X2X1 + X0X + X0X1
2
2
1 1110
11110
6 marca 2011 Wojciech Kucewicz 132
Hazard statyczny
Hazard statyczny
Hazard statyczny
Hazard statyczny
F = X2X1 + X0X 2 F = X2X1 + X0X 2 + X0X1
F = X2X1 + X0X 2 F = X2X1 + X0X 2 + X0X1
X2
X2
Y
Y
Y1
Y1
Przy X0 = X1 = 1 impuls hazardu zostaje
Przy X0 = X1 = 1 impuls hazardu zostaje
wyeliminowany
wyeliminowany
Y2
Y2
2
2
F
F
6 marca 2011 Wojciech Kucewicz 133
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny
W układach wielopoziomowych można zaobserwować zjawisko hazardu dynamicznego.
W układach wielopoziomowych można zaobserwować zjawisko hazardu dynamicznego.
Polega ono na pojawieniu się na wyjściu układu impulsu szpilkowego bezpośrednio po
Polega ono na pojawieniu się na wyjściu układu impulsu szpilkowego bezpośrednio po
zmianie poziomów l i h z 0 na 1 l b 1 0. Hazard d i ż t ić d
zmianie poziomów l i h 0 1 l b 1 na 0. Hazard dynamiczny może wystąpić, gdy
i i i ó logicznych 0 1 lub 1 0 H d d i ż t ić d
i i i ó logicznych z 0 na 1 lub 1 na 0 H d dynamiczny może wystąpić, gdy
choćby jeden sygnał jest przesyłany do wyjścia trzema drogami o różnych opóz
nieniach.
choćby jeden sygnał jest przesyłany do wyjścia trzema drogami o różnych opóz
nieniach.
X1 Y2 Y4 F
X1 Y2 Y4 F
X1 Y1 Y3 Y4 F
X1 Y1 Y3 Y4 F
X1
X2
Y2
X1 Y1 F
X1 Y1 F
Y3
Y3
Y1
X0 Y4
F
F
6 marca 2011 Wojciech Kucewicz 134
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny
Hazard dynamiczny
X1
X1
X1
X1 Y2 Y4 F
X1 Y2 Y4 F
X2 = 0
X2 = 0
X2
Y2
X1 Y1 Y3 Y4 F
X1 Y1 Y3 Y4 F
X1 Y1 Y3 Y4 F
X1 Y1 Y3 Y4 F
X0 = 0
X0 = 0
Y3
Y1
X1 Y1 F
X1 Y1 F
X0 Y4
F
X1
X1
Y1
Y1
Y2
Y2
2
2
Y3
Y3
Y4
Y4
Y4
Y4
F
F
6 marca 2011 Wojciech Kucewicz 135
Hazard
Hazard
Hazard
Hazard
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Są stosowane jako układy detektorów początku i końca impulsu wejściowego. Do
Są stosowane jako układy detektorów początku i końca impulsu wejściowego. Do
uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się opóz
nienie
uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się opóz
nienie
uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się opóz
nienie
uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się opóz
nienie
jednego z torów sygnału wejściowego przez połączenie kaskadowe dodatkowych
jednego z torów sygnału wejściowego przez połączenie kaskadowe dodatkowych
inwerterów lub bramek.
inwerterów lub bramek.
Sa to tzw. Układy logicznego różniczkowania.
Sa to tzw. Układy logicznego różniczkowania.
Y1
X1
F
F
X1
X1
Y1
Y1
F
F
6 marca 2011 Wojciech Kucewicz 136
Hazard
Hazard
Hazard
Hazard
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Są stosowane jako układy detektorów początku i końca impulsu wejściowego. Do
Są stosowane jako układy detektorów początku i końca impulsu wejściowego. Do
uzyskania impulsów wyjściowych o p j ę ę p
uzyskania impulsów wyjściowych o p j ę ę p
yp yj y pożądanej szerokości zwiększa się opóz
nienie
yp yj y pożądanej szerokości zwiększa się opóz
nienie
jednego z torów sygnału wejściowego przez połączenie kaskadowe dodatkowych
jednego z torów sygnału wejściowego przez połączenie kaskadowe dodatkowych
inwerterów lub bramek.
inwerterów lub bramek.
Sa to tzw. Układy logicznego różniczkowania.
Sa to tzw. Układy logicznego różniczkowania.
Y1
X1
F
F
X1
X1
Y1
Y1
F
F
6 marca 2011 Wojciech Kucewicz 137
Hazard
Hazard
Hazard
Hazard
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Układy generujące hazard są również celowo wykorzystywane w praktyce.
Są stosowane jako układy detektorów początku i końca impulsu wejściowego. Do
Są stosowane jako układy detektorów początku i końca impulsu wejściowego. Do
uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się opóz
nienie
uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się opóz
nienie
uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się opóz
nienie
uzyskania impulsów wyjściowych o pożądanej szerokości zwiększa się opóz
nienie
jednego z torów sygnału wejściowego przez połączenie kaskadowe dodatkowych
jednego z torów sygnału wejściowego przez połączenie kaskadowe dodatkowych
inwerterów lub bramek.
inwerterów lub bramek.
Sa to tzw. Układy logicznego różniczkowania.
Sa to tzw. Układy logicznego różniczkowania.
Y1
X1
F
X1
X1
Y1
Y1
F
F
6 marca 2011 Wojciech Kucewicz 138