Sld. 8.1. Układy cyfrowe
Układ cyfrowy można przedstawić jako wielobegynnik o n binarnych sygnałach wejściowych X = {x1,..., xn} i m binarnych sygnałach wyjściowych Y = {y1,..., ym} . Zmienni przyjmują znaczenia z {0, 1} :





Zbiór X = {x1,..., xn} stanowi język wejściowy uklady cyfrowego.
Zbiór Y = {y1,..., ym} stanowi język wyjściowy uklady cyfrowego.
Zbiór Q = {q1,..., qk} stanowi język stanów wewnętrznych uklady cyfrowego.

Związki między stanami określa w postaci funkcji

Y = {X, Q }.
Sld. 8.2. Typy układów cyfrowych
Istnieją trzy typy układów cyfrowych :

1. Bez pamięci (kombinacyjne) Q = 0.
2. Z ograniczoną pamięcą (sekwencyjne) Q = {q1,..., qk}.
3. Z nieograniczoną pamięcą (maczyny liczące, matematyczny model
maszyna Turinga) Q = ?.

W układach kombinacyjnych stan wyjściowy Y zależy wyłącznie od obecnego w tej chwili stanu wejściowego X.
Y = { X }.
W układach sekwencyjnych wskutek właściwości pamiętania stanów z poprzednich chwil, stan wyjściowy Y zależy od obecnego w tej chwili stanu wejściowego X i tez od obecnego w tej chwili stanu pamięci Q. Stany te w układach sekwencyjnych są określane w pewnych dyskretnych chwilach czasowych t1, t2, t3, ...

Y = {X, Q}, Q = f( t1, t2, t3, ... ) � Y = {X, f( t1, t2, t3, ... )},

W układach z nieograniczoną pamięcią Q = ? stan wyjściowy Y tez zależy od obecnego w tej chwili stanu wejściowego X i od obecnego w tej chwili stanu pamięci Q.
Są to modeli matematyczne komputerów (maszyna Turinga).

Sld. 8.3. Podstawowe układy kombinacyjne: bramki
Istnieją dwa rodzaje graficznych symboli elementów logicznych:
1. symbole o kształcie prostokątnym i
2. symbole o kształtach zróżnicowanych.

Sld. 8.4. Złożone układy kombinacyjne
Przez odpowiednie połączenie pewnej liczby podstawowych elementów logicznych (bramek i inwertorów) można utworzyć mniej lub bardziej złożone układy kombinacyjne. Kolejność postępowania przy syntezie kombinacyjnego układu logicznego może być sformułowana następująco:
1) określenie funkcji przełączającej odpowiednio do postawionych wymagań ,
2) wykonanie minimalizacji formy boolowskiej,
3) sporządzenie schematu układu, odpowiadającego zminimalizowanej formie boolowskiej,
4) optymalizacja konfiguracji schematowej.
Sld. 8.5. Sposoby opisu układów sekwencyjnych
Sld. 8.6. Automaty Mealy'ego i Moore'a
Automat Mealy'ego określa się w postaci dwóch funkcji:

y(t) =?(x(t), q(t-1)),
q(t) =?(x(t), q(t-1)).

Pierwsza funkcja określa stan wyjść Y układu i nosi nazwę funkcji wyjść ? .
Druga funkcja określa następny stan wewnętrzny q i nosi nazwę funkcji przejść ?.

Automat Moore'a określa się w postaci dwóch funkcji:

y(t) =?( q(t)),
q(t) =?(x(t), q(t-1)).

Pierwsza funkcja określa stan wyjść Y układu i nosi nazwę funkcji wyjść ? . Tu funkcji wyjść ? zależy tylko od stany automat w moment t. Druga funkcja określa następny stan wewnętrzny q i nosi nazwę funkcji przejść ?.
Funkcji wyjść ? jest taka sama jak dla automatu Mealy'ego.
Podstawiona druga funkcja w pierwszą stwarza

y(t) =?( ?(x(t), q(t-1))) = ?ł(x(t), q(t-1)).
To znaczy ze jest ona podobna jak dla automatu Mealy'ego.
Jeśli zbiory Q, X i Y są skończone, to tworzony przez nie automat określa się jako skończony. Z określenia ? i ? jako funkcji wynika, że dany automat jest deterministyczny. Automaty skończone (Mealy'ego i Moore'a) są określane jako maszyny o skończonej liczbie stanów (FSM - Finite-State Machinę).
Istnieją również automaty probabilistyczne, w których operuje się prawdopodobieństwami stanów wewnętrznych Q i stanów wyjść Y.
Automat określa się jako zupełny, jeżeli dla wszystkich par (Q, X) ze zbioru Q ? X istnieją określone wartości funkcji ? i ? . W przeciwnym razie automat jest niezupełny.

Sld. 8.7. Sekwencyjne układy asynchroniczne i synchroniczne.

Zależnie od trybu pracy układy sekwencyjne dzieli się na układy
asynchroniczne i
synchroniczne.

Układy asynchroniczne nie mają wejścia sterującego (synchronizującego, zegarowego). Reagują one natychmiast na każdą zmianę stanu wejściowego X, a jakakolwiek zmiana stanów Q lub Y może w tych układach wystąpić jedynie po zmianie stanu X. Każdy nowy stan wewnętrzny qt+1 ustala się po niezerowym opóźnieniu czasowym x, wynikającym z niezerowych czasów propagacji w elementach, z których jest zbudowany dany układ. Blok zawiera wyłącznie przerzutniki bez wejścia sterującego (zegarowego), zwane asynchronicznymi. W układach asynchronicznych cały blok ? może być jednak układem kombinacyjnym, a funkcja pamięci może być wówczas uzyskana przez sprzężenie zwrotne, obejmujące ten blok.
Układy synchroniczne reagują na zmianę stanu wejściowego X tylko w dyskretnych chwilach czasowych, określonych przez zewnętrzny sygnał periodyczny, nie będący elementem wektora X i zwany sygnałem sterującym (zegarowym, synchronizującym, taktującym) C. Sygnał ten jest doprowadzony do bloku pamięciowego układu. Każdy kolejny stan wewnętrzny w układzie synchronicznym jest wytwarzany synchronicznie z impulsami sterującymi i może być oznaczony liczbą naturalną, odpowiadającą zwiększającej się liczbie impulsów sterujących (zegara), liczonej od pewnego umownego zera lub umownej chwili t. W układach synchronicznych nie występują stany niestabilne.
W układach asynchronicznych wskutek niejednakowych opóźnień elementów układu i jego różnych dróg sygnałowych występuje niebezpieczeństwo wystąpienia przejściowych i stabilnych niepożądanych reakcji na zmianę stanu wejściowego. Zjawiska te określa się jako wyścigi i hazardy. Ich analiza i wprowadzenie odpowiednich środków zapobiegawczych przy zwiększaniu złożoności układów analiza tak bardzo się komplikuje, że radykalnym środkiem zaradczym jest wprowadzenie dyskretyzacji poszczególnych kroków realizowanej operacji, czyli zastosowanie układów synchronicznych. W układach tych wyścigi i hazardy nie występują, a ponadto synteza tych układów jest prostsza.



Sld. 8.8 Opis układów sekwencyjnych 1
Opis pełny układu sekwencyjnego - Automatu skończonego - zawiera wszystkie elementy piątki

AS = (X, Y, Q, ?, ?).

W tym celu stosuje się :

1. Tablica przejść
2. Tablica wyjść
3. Tablica przejść i wyjść
4. Macierz przejść i wyjść
5. Graf przejść i wyjść

Sld. 8.9. Opis automatów skończonych 2
Sld. 8.10. Analiza automatów skończonych
Jeżeli mamy łańcuch sygnałów wejściowych to możemy wyznaczyć łańcuch sygnałów wyjściowych na podstawie Grafu przejść i wyjść lub Tablicy przejść i wyjść .

Przykład

X = 1, 2, 1, 1, 2, 2, 3, 0, 3
Q = 0, 2, 1, 2, 2, 1, 1, 3, 3
Y = 0, 1, 0, 0, 1, 0, 1, 0, 1
Sld. 8.11. Minimalizacja liczby stanów 1
Liczbę stanów wewnętrznych w tablicy przejść i wyjść można zmniejszyć, gdy przynajmniej dwa stany (dwa wiersze) można zastąpić jednym bez naruszenia i prawidłowości działania układu.

Reguły minimalizacji są następujący:
1. Stany qi i qj są wprost niezgodne, jeśli stany wyjść w wierszach qi i qj są sprzeczne w co najmniej jednej kolumnie.
2. Stany qi i qj określamy jako wprost zgodne, jeśli dla każdego X mają one niesprzeczne stany wyjść i przejść lub mogą stać niesprzeczne jeśli zamienić qi na qj (lub odwrotnie).
3. Stany qi i qj są warunkowo zgodne, jeśli dla każdego X mają one niesprzeczne stany wyjść, a stany przejść są różne. Potrzebujemy kontynuować badanie takich stanów.
Sld. 8.11. Minimalizacja liczby stanów. Przykład
Sld. 8.13. Przerzutnik
Sld. 8. 14. Przerzutniki asynchroniczne SR z bramek NOR
Sld. 8. 15. Przerzutniki synchroniczne
Sld. 7.16. Literatura do rozdziału
1. Józef Kalisz. Podstawy elektroniki cyfrowej. Wydawnictwo komunikacji i łączności. Warszawa, 2003

































Sld.11.1.Klasyfikację układów cyfrowych
Sld. 11.2. Funkcjonalne bloki kombinacyjne
Sld.11.3.Optymalizacja układów kombinacyjnych
Do optymalizacji kombinacyjnych układów logicznych najczęściej są stosowane następujące kryteria:
1) minimalna złożoność układowa,
2) minimalne opóźnienie propagacji,
3) minimalny koszt,
4) maksymalna niezawodność.
Kryterium1umożliwia realizację układu o minimalnej liczbie bramek, wykluczającego budowy równoważnego układu o jeszcze mniejszej liczbie bramek. Jeśli mogą istnieć układy o tej samej liczbie bramek, to układem optymalnym jest ten, który zawiera bramki o najmniejszej sumarycznej liczbie wejść.
Kryterium 2 narzuca budowę układu logicznego o możliwie najmniejszej liczbie poziomów (równej najwyżej trzem), tj. o strukturze możliwie równoległej. Układ zrealizowany zgodnie z tym kryterium nie zawsze spełnia kryterium 1. Natomiast kryterium 3 jest zbieżne z kryterium ł.
Kryteria 3 i 4 prowadzą w przeciwne kierunki, optymalizacja układu sprowadza się do określenia racjonalnego kompromisu między minimalizacją kosztów a maksymalizacją niezawodności układu.
Sld. 11. 4. Multiplekser
Multiplekser wybiera jeden z sygnałów z wejść informacyjnych X0-Xn, wskazany przez wejście adresowe A0-Aa i przekazuje go na wyjście Y układu. Liczba wejść informacyjnych Linf i adresowych Ladr powiązane są wzorem:
Linf =2Ladr.
Multipleksery wyposażane są dodatkowo w wejścia sterujące S: jeżeli na to wejście podamy sygnał 0, to układ pracuje jak multiplekser; kiedy na wejście sterujące podany zostanie sygnał 1, układ przestaje reagować na zmiany sygnałów podawanych na wejścia informacyjne i sygnał wyjściowy pozostaje niezmienny. Działanie multipleksera o czterech wejściach informacyjnych i dwóch wejściach adresowych opisuje funkcja logiczna:
Y = SŻ (X0 AŻ0 AŻ1 + X1 AŻ0 A1 +X2A0 AŻ1 + X3 A0 A1).


Sld. 11. 5. Demultiplekser
Demultiplekser posiada jedno wejście informacyjne X, Ladr wejść adresowych oraz Linf =2Ladr wyjść informacyjnych. Wejścia adresowe służą do określania, na które z wyjść informacyjnych przekazany zostanie sygnał z wejścia. W demultiplekserze występuje również wejście sterujące S, wykorzystywane do całkowitego zablokowania demultipleksera (S = 1). Funkcjonowanie demultipleksera o dwóch wejściach adresowych opisują poniższe równania:
Y0 = X SŻ AŻ0 AŻ1 ; Y1 = X SŻ AŻ0 A1; Y2 = X SŻ A0 AŻ1; Y3 = X SŻ A0 A1





Sld. 11.6. Schemat multipleksorowego systemu przesyłu informacji
Układ składa się z mulipleksera, którego zadaniem jest zamiana informacji równoległej na szeregową, oraz demultipleksera wykonującego odwrotne przekształcenie. Poprawne funkcjonowanie układu wymaga zsynchronizowana wejść adresowych jego części nadawczej i odbiorczej. Uklad najczęściej wykorzystywane jest do minimalizacji liczby linii transmisyjnych przy przesyłaniu informacji na znaczne odległości.
Sld. 11.7. KONWERTERY KODÓW
Konwertery kodów to kodery, dekodery oraz transkodery. Wszystkie bloki funkcjonalne tego typu przeznaczone są do zamiany informacji przedstawionej w jednym kodzie na informację wyrażoną innym kodem. Taki podział elementów wynika z założenia, że jedynym kodem, czytelnym dla człowieka, jest kod 1 z n.
Koder zamienia informację w kodzie 1 z n na dowolny inny kod.
Dekoder przeznaczony do zamiany dowolnego kodu na kod 1 z n.
Transkoder przekształca informację z jednego kodu na inny, przy czym żaden z nich nie jest kodem 1 z n.

Sld. 11.8. Półsumator
Sld. 11.9. Sumator pełny
Funkcje logiczne sumy oraz przeniesienia, zbudowane na podstawie tablicy prawdy, mają postać:
Si=AŻiBŻiPi-1 + AŻiBi PŻi-1 + AiBŻiPi-1 + AiBlPi-1 = A i ?Bl ?Pi-1
P1 = A iBi PŻi-1 + Ai BŻi Pi-1 + AŻi Bi Pi-1 + Ai Bi Pi-1
Sumator pełny posiada trzy wejścia i dwa wyjścia. Na wejścia A i B podajemy sumowane bity, na wejście P-1 podajemy wartość przeniesienia uzyskanego podczas sumowania młodszych bitów liczby. Wyjścia sumy S i przeniesienia P są wykorzystywane w identyczny sposób, jak w półsumatorze.
Tablica prawdy półsumatora
Sld. 11.10. Sumator pełny na bazie dwóch półsumatorów
Sumator pełny może być zbudowany również na bazie dwóch półsumatorów
Sld.11.11. Kaskadowe połączenie sumatorów pełnych
W rzeczywistych systemach komputerowych przydatność jednobitowego sumatora pełnego do celów wykonania operacji arytmetycznych jest znikoma.
Większość współczesnych komputerów operuje ze słowem o długości nie mniejszej niż 32 bity. Dlatego konieczne jest połączenie sumatorów jednobitowych w układy wielobitowe.
Sld.11.12. Subtraktor
Subtraktor - to układ dla odejmowania. Subtraktory występują jako: półsubtraktory oraz subtraktory pełne.

Sld.11.13. Komparator
Komparator służy do porównywania liczb dwójkowych. Najprostsze komparatory określają wyłącznie równość dwóch liczb wielobitowych (A = B). Bardziej złożone konstrukcje wykonują dodatkowo porównanie liczb, tj. określają, czy A > B lub A < B. Układy te mogą porównywać liczby jedno- lub wielobitowe.
Sld.11.14. Komparatory wielobitowe
Porównanie liczb jednobitowych ma niewielkie znaczenie praktyczne, komparatory jednobitowe umożliwiają łączenie w struktury wielobitowe.
Sld.11.15. ALU - jednostki arytmetyczno-logiczne
ALU są to uniwersalne bloki kombinacyjne, w których funkcja wykonywana na danych wejściowych określana jest za pomocą specjalnych wejść selekcyjnych. Ponieważ większość operacji spotykanych w jednostce komputerowej ma charakter wielobitowy, jednostki arytmetyczno-logiczne są z zasady wielobitowe. Dla zwiększenia długości przetwarzanego słowa jednostki ALU mogą być również łączone kaskadowo, podobnie jak sumatory i komparatory.
Sld. 11.16. Funkcje wykonywane przez typowe ALU
Sld.11.17. Kontroler parzystości
Sld 11.18. Kaskadowe połączenie kontrolerów parzystości
Zastosowanie bazowego kontrolera do badania parzystości 16-bitowego słowa kodowego.

Sld. 11.19. Rejestry - 1
Rejestry to układy sekwencyjne, przeznaczone do przechowywania i prztwarzania informacji.
Rejestry dzielimy na:

� szeregowe - informacja jest wprowadzana i wyprowadzana kolejno bit po bicie;
� równolegle - wszystkie bity są zapamiętywane lub wyprowadzane równocześnie;
� szeregowo-równolegle - informacja jest wprowadzana szeregowo, a wyprowadzana równolegle;
� równoleglo-szeregowe - informacja jest wprowadzana równolegle, a wyprowadzana szeregowo.

Sld. 11.20. Rejestry - 2
Schemat działania rejestrów:
a) szeregowego;
b) równoległego;
c) szeregowo-równoległego;
d) równoległo-szeregowego.

Sld. 11.21. Rejestry - 3
Rejestry pozwalają na równoległe przyjęcie informacji, jej przesunięcie o wskazaną liczbę bitów, a następnie jej wydanie w postaci równoległej. Bit informacji może być podawany na wejście rejestru dwoma kanałami w obu postaciach: prostej i odwrotnej. Jeżeli informacja podawana jest wyłącznie w jednej postaci (prostej lub odwrotnej), rejestr nazywany jest jednofazowym, jeżeli jednak informacja podawana jest w obu formach, rejestr nosi nazwę parafazowego. Zaletą rejestrów parafazowych jest łatwość wykonania różnych funkcji przetwarzających na ich wejściu.

Podstawowym elementem każdego rejestru są przerzutniki. Od ich liczby zależy pojemność rejestru, określana jako liczba bitów informacji przechowywanej w nim. Na przykład, jeżeli rejestr składa się z ośmiu przerzutników, może on przechowywać bajt informacji. Do budowy rejestrów mogą być wykorzystane wszystkie typy przerzutników synchronicznych i asynchronicznych.
Sld. 11.22. Rejestry - 4
Układ kombinacyjny ma za zadanie generowanie sygnałów sterujących wejściami przerzutników. Ponieważ układ kombinacyjny może realizować różnorodne funkcje, rejestr o architekturze przedstawionej na rysunku ma możliwość wykonania w trakcie zapisu również funkcji logicznych lub arytmetycznych. Najczęściej są nimi: zerowanie rejestru lub ustawienie go w stan 1; zapisywanie informacji; wydawanie informacji z rejestru w kodzie prostym; wydawanie informacji w kodzie odwrotnym; suma pobitowa; iloczyn pobitowy, przesuwanie informacji o bit w lewo lub prawo itp. Asortyment dostępnych funkcji jest dowolny i zależy wyłącznie od potrzeb użytkownika.

Sld.11.23. Liczniki - 1
Liczniki są sekwencyjnymi układami cyfrowymi, ich zadaniem jest zliczanie i pamiętanie liczby impulsów podanych w określonym czasie na ich wejścia zliczające. Podstawowym elementem licznika jest przerzutnik T, sterowany jak dwójka licząca.

Sld.11.24. Liczniki - 2
Przerzutnik T pozwala na zliczenie dwóch impulsów. Aby zliczyć większą ich liczbę, konieczne jest kaskadowe połączenie odpowiedniej liczby przerzutników. Podstawowym parametrem licznika jest jego pojemność, czyli liczba możliwych do zliczenia impulsów.
Maksymalna pojemność licznika zbudowanego z k przerzutników wynosi 2k-1. Licznik z rysunku pozwala na zliczenie do 15 impulsów.
Sld. 11.25. Literatura do rozdziału
1. Józef Kalisz. Podstawy elektroniki cyfrowej. Wydawnictwo komunikacji i łączności. Warszawa, 2003.
2. M.Hajder, H.Loutskii, W.Streciwilk.
Informatyka. Rzeszów, 2002.