Układy PAL (rysunek 1) [2] zbudowane są z programowalnych linii iloczynu (termy), które są trwale połączone z wejściami bramek typu OR (nieprogramowalna matryca OR). Linie pionowe stanowią wejścia i zwrotne sprzężenia proste oraz zwrotne sprzężenia zanegowane. Linie poziome stanowią. Poszczególna bramka typu OR może posiadać 2, 4 albo 8 linii iloczynu.

Programowanie iloczynu (bramki typu AND) stanowi zerwanie połączenia pomiędzy linią wejściową x (prostą albo zanegowaną) a linią iloczynu. W rezultacie wejście bramki typu AND może zostać zmienna x, , wartość stała 0 albo wartość stała 1.

Znaczna część układów PAL zawiera sprzężenie zwrotne. Wyjściowy element trójstanowy B (rysunek 1b) jest sterowany za pomocą linii iloczynu i pozwala na zaprogramowanie wyprowadzenia zewnętrznego typu I/O na funkcjonowanie w trybie wejścia I lub w trybie wyjścia O. Jeśli wyprowadzenie zewnętrzne funkcjonuje w trybie O wówczas wyjście bramki typu OR jest kierowane do matrycy AND jako proste i zanegowane. Przy czym mały stan wejścia S, który steruje buforem wprowadza wyprowadzenie I/O do poziomu wysokiej impedancji i wtedy I/O funkcjonuje jako wejście. Taki stan rzeczy występuje w układzie PAL, który nie został jeszcze zaprogramowany. Wówczas do linii sterującej są podłączone poszczególne wejścia proste oraz wejścia zanegowane i na wyjściu linii występuje niski stan. W przypadku zaprogramowania wszystkich miejsc linii sterującej, to na wyjściu linii otrzymamy wysoki stan i wyprowadzenie I/O zostanie wyjściem ze sprzężeniem, niezależnie od przepływu impulsów wyjściowych. Jeśli zaprogramujemy linie sterującą aby wykonywała daną funkcję (iloczyn zmiennych prostych albo iloczyn zmiennych zanegowanych) wyprowadzenie to będzie przeobrażało się w wyniku wartości tej funkcji.

W nieskomplikowanych przypadkach użycie sprzężenia zwrotnego umożliwa powiększenie ilości wejść do bramek typu OR. Oznacza to, że można wykonać sumę iloczynów o ilości zmiennych większej od nominalnej (przeważnie 8) w pojedynczym układzie PAL. Nieduża ilość wejść bramek typu OR nie stanowi poważnego problemu w procesie syntezy układów zbudowanych na modułach PAL, ponieważ sprzężenia zwrotne pozwalają na budowę bramek typu OR o znacznej ilości wejść. Natomiast w złożonych układach sprzężenia zwrotne pozwalają na tworzenie układów wielowarstwowych o dużej pojemności logicznej.

Układy PAL z przerzutnikami

Powszechnie stosowanym układem PAL z przerzutnikami jest układ PAL16R4 (rysunek 2) [2].

Układ ten posiada cztery bramki typu OR, które złączone są z wejściami przerzutników D, a następne cztery połączone są z wyjściowymi bramkami trójstanowymi. Układ PAL16R4 umożliwia wykonanie układu sekwencyjnego przedstawionego za pomocą tablicy przejść–wyjść, która zawiera 16 wewnętrznych stanów, 256 liter wejściowych, 4 sygnały wyjściowe. Liczba stanów wewnętrznych w pozostałych układach PAL może być dużo większa. Układ PAL16R6 posiada 64 stany wewnętrzne, natomiast układ PAL16R8 zawiera 256 stanów wewnętrznych.

Wady układów PAL

1. wspólny zegar dzielony między przerzutnikami,

2. dla przerzutników nie istnieje możliwość początkowego zerowania oraz początkowego ustawienia,

3. w przypadku trójstanowego bufora wyjściowego nie istnieje możliwość osobistego sterowania nim w wyjściach rejestrowych

4. nie istnieje możliwość użycia nieeksplatowanych wyjść rejestrowych jako wejść.

SIMD Single Instruction stream, Multiple Data stream - pojedynczy strumień rozkazów, wielokrotny strumień danych.

Architektura SIMD chaarkteryzuje się zwielokrotnieniem jednostek przetwarzających. Każda z nich realizuje ten sam, pojedynczy strumień rozkazów, dekodowany przez pojedynczą, wspólną jednostkę sterującą. Praca jednostek przetwarzających ma charakter synchroniczny: w danym momencie każda z nich wykonuje ten sam rozkaz choc na innych danych, dostarczanych jej oddzielnym strumieniem ze wspólnej PaO. Często tylko niektóre z jednostek wykonują rozkaz - dokonuje się to przez maskowanie wybranych jednostek za pomocą informacji w rozkazie. Praktyczną implemantacją architektury SIMD są procesory macierzowe (array procesor).
Pojedynczy strumień instrukcji dzielony między procesory. Do każdego procesora podłączony inny strumień danych. Te same instrukcje na różnych danych. Przykład - multiprocesory wektorowe

PLA

Początkowe układy typu PLA posiadały programowalne matryce typu AND i typu OR, które zawierały nie więcej niż programowalny zespół polaryzacji wyjść. Współczesne układy są standardowo wyposażone w zespoły sprzężeń zwrotnych. Układ ten zbudowany jest z matryc AND, OR i z programowalnej matrycy AND_C . Linie iloczynu tej matrycy sterują buforami wyjściowymi B, natomiast w układach PLA z przerzutnikami sterują również pewnymi wejściami przerzutników. Blok NOT stanowi programowalny układ polaryzacji wyjść, który zrealizowany jest z programowalnych bramek EX–OR. W najnowocześniejszych projektach (np. moduł PLC173) sterowanie buforami sprzężenia zwrotnego dokonuje się z matrycy OR

PLS

• matrycy AND przeznaczonej dla wejść zewnętrznych – AND_I ,

• matrycy AND określonej dla rejestru zewnętrznego – AND_Q ,

• uzupełniającej matrycę AND – COMP – AND,

• uzupełniającej matrycę OR – COMP – OR ,

• matrycy OR rejestru wewnętrznego – OR_Q ,

• matrycy OR rejestru wyjściowego – OR_F ,

• bufora wyjściowego BF,

• układu sterownia typu CONTROL.

Matryce AND_I, AND_Q, OR_Q pozwalają na wykonanie dwuwarstwowej, kombinacyjnej sieci logicznej posiadającej wejście I, wejście Q i wyjście Q. Sieć ta stanowi układ wzbudzeń wykorzystywany przez rejestr typu RQ. Natomiast za pomocą matryc AND_I, AND_Q, OR_Q i matrycy OR_F realizowana jest sieć dla rejestru typu RF. Z kolei matryce uzupełnień wykorzystywane w tych zespołach dokonują uproszczenia funkcji otrzymanych w zespołach I, Q, F. Rejestr RQ to układ, który zachowuje w pamięci stany wewnętrzne układu sekwencyjnego. Rejestr RF taktuje informację wychodzącą na zewnątrz. Oba rejestry są sterowane przy pomocy układu CONTROL. Sterowanie rejestrów polega na uzyskaniu pewnych stanów rejestrów (ustawienie wszystkich przerzutników najczęściej w stan 0 albo w stan 1). Blok CONTROL może dodatkowo posiadać pewne punkty programowania. Bufor wyjściowy BF jest ogniwem, który izoluje wyjścia z rejestru RF od wyjścia F.

Układ ten zawiera 32 termy w matrycy AND, 4 wejścia zewnętrzne. Ponadto posiada 8 wyjść z matrycy OR, które mają programowalną polaryzację oraz bufory sprzężenia zwrotnego (wyjście typu I/O), które sterowane są z matrycy AND_C. Znajdujące się 4 przerzutniki wyjściowe zawierają asynchroniczne wejścia typu Preset i Reset, które sterowane są za pomocą matrycy OR (dla par przerzutników). Wyprowadzenia trójstanowych przerzutników są sterowane za pośrednictwem programowalnego wejścia . Sterowanie wejścia JK dokonuje się z matrycy OR, gdzie przerzutniki mogą funkcjonować jako przerzutniki typu D, JK, T. Jeśli zaprogramowany zostanie punktu M, rodzaj przerzutnika określony jest przy pomocy matrycy AND_C (rysunek 4) [2]. Szczególną zaletą układu (rysunek 3) jest możliwość określenia stanu przerzutnika z zewnątrz (z wejść F, tablica A [2]).

GAL (ang. Generic Array Logic ) - następca układów PAL posiadający możliwość wielokrotnego reprogramowania struktury logicznej.

Tak jak jego protoplasta posiada układ programowalnej matrycy bramek AND, ale dodatkowo wyposażono go w programowalne makrokomórki wyjściowe OLMC (ang. Output Logic Macro Cell ) pozwalające na wybór trybu pracy dla każdego z wyjść osobno (proste, złożone, rejestrowe). Specjalna odmiana ispGAL pozwala na reprogramowanie struktury logicznej "w układzie" (ang. In System Programming) bez potrzeby wymontowywania układu scalonego z docelowego urządzenia.

Strukturę wejściowej makrokomórki logicznej typu ILMC albo IOLMC przedstawia rysunek 5a [2]. Makrokomórka stanowić może wejście kombinacyjne lub może być wykorzystana jako wejście synchronizowane przerzutnikiem, który synchronizowany jest zboczem lub zatrzask. Rejestry te wykorzystują impuls zegarowy, który jest wzięty z wejścia Iclk.

FPGA (ang. Field Programmable Gate Array) - bezpośrednio programowalna macierz bramek to rodzaj programowalnego układu logicznego. Może być wielokrotnie przeprogramowany po tym jak został już wytworzony, zakupiony i zamontowany w urządzeniu docelowym. Układy FPGA są zazwyczaj wolniejsze od odpowiadających im układów ASIC i pobierają więcej mocy. Mają natomiast wiele innych zalet takich jak krótszy czas projektowania, niższe koszty produkcji (dla małych serii). Na ogół układy FPGA zawierają rozmieszczone matrycowo bloki logiczne CLB^[1]. Poszczególne bloki są łączone ze sobą za pośrednictwem linii traktów połączeniowych (Routing Channels) oraz programowalnych matryc kluczy połączeniowych umieszczonych w miejscu krzyżowania się traktów poziomych i pionowych. Na obrzeżach matrycy bloków logicznych znajdują się programowalne bloki IOB (wejściowo-wyjściowe).

CPLD (ang. Complex Programmable Logic Device) - złożone programowalne układy elektroniczne.

Układy te są koncepcyjnie podobne do SPLD, lecz są bardziej złożone, czyli mają większe zasoby logiczne i możliwości funkcjonalne. Mają architekturę hierarchiczną opartą na makrokomórkach logicznych, których zawierają od kilkudziesięciu do kilkuset. Zazwyczaj od 4 do 16 makrokomórek jest połączonych w większe bloki funkcjonalne. Większa ilość bloków jest łączona za pomocą matrycy połączeniowej kluczy, której zdolność łączeniowa określa w jakim stopniu układ jest programowalny.

Układy FPGA i CPLD różnią sie budową wewnętrzną (chociaż te różnice czasami są słabo widoczne). Układy FPGA to matryca identycznych bloków logicznych pomiędzy którymi znajdują się trakty połączeniowe (do łączenia logiki wewnątrz układu FPGA). Najczęściej do konfigurowania tych układów jest wykorzystywana pamięć SRAM. Układ CPLD można wyobrazić jako połączenie kilku (kilkunastu) układów typu SPLD (np.: GAL) - zwanych makrokomórkami. Pomiędzy makrokomórkami znajdują się trakty połączeniowe. Do konfigurowania układów CPLD najczęściej wykorzystywana jest pamięć typu EEPROM (FLASH).

TTL Układy TTL zbudowane są z tranzystorów bipolarnych i zasila się je napięciem stałym 5 V. Działają w logice dodatniej - sygnał niski (logiczne "0"), jest zdefiniowany jako napięcie od 0 V do 0,8 V w odniesieniu do masy, a wysoki (logiczna "1") – 2 V a 5 V.

S (Schottky) – odmiana szybka (125 MHz), której tranzystory zawierają dodatkową diodę Schottky'ego włączoną równolegle do złącza kolektor-baza i zabezpieczającą tranzystor przed nasyceniem co powoduje dużo szybsze przechodzenie tranzystora ze stanu przewodzenia do zatkania.

Ponadto są produkowane układy w technologii CMOS, zgodne końcówkowo z TTL o takich samych oznaczeniach, wyróżniane literami C, AC, HCT, HC itp., np. 74HC00. Dodatkowo układy CMOS HCT mają takie same poziomy stanów logicznych jak TTL, przez co można je łączyć ze sobą.

TTL ma większy pobór prądu niż układy wykonane w technologii CMOS, ale układy tego typu są szybsze.

W technice TTL buduje się – oprócz standardowych układów logicznych – także układy z tzw. otwartym kolektorem na wyjściu (OC). Dzięki temu można realizować "sumę na drucie" (wired OR), obecnie już rzadko stosowany, kiedyś służył do podłączania urządzeń do magistrali albo do podłączania odbiorników większej mocy (np. diod świecących, a nawet żarówek) bezpośrednio do wyjścia bramki.

Układy z wejściem Schmita:

Własności: napięcia progowe orez histereza, duża odporność na zakłócenia.

Zastosowania: Przekształcenie wolnozmiennych sygnałów na impulsy o szybkich zboczach, przemiana napięcia sin na prostokąt; redukcja wpływu zakłóceń; proste ukł. Multiwibr. Astab.

CMOS (ang. Complementary MOS) – technologia wytwarzania układów scalonych, głównie cyfrowych, składających się z tranzystorów MOS o przeciwnym typie przewodnictwa i połączonych w taki sposób, że w ustalonym stanie logicznym przewodzi tylko jeden z nich. Dzięki temu układ statycznie nie pobiera żadnej mocy (pomijając niewielki prąd wyłączenia tranzystora), a prąd ze źródła zasilania płynie tylko w momencie przełączania – gdy przez bardzo krótką chwilę przewodzą jednocześnie oba tranzystory. Tracona w układach CMOS moc wzrasta wraz z częstotliwością przełączania, co wiąże się z przeładowywaniem wszystkich pojemności, szczególnie pojemności obciążających wyjścia.

Układy CMOS są relatywnie proste i tanie w produkcji umożliwiając uzyskanie bardzo dużych gęstości upakowania tranzystorów na jednostce powierzchni płytki krzemu. W nowoczesnych układach powierzchnia zajmowana przez jeden tranzystor jest mniejsza od 1 µm².

Właściwości:

Praca przy niskim napięciu zasilania 3.3V;2.5V;1.8V

Większa szybkość działania niż ukł 5V

Niższy poziom zakłóceń

Wyższa niezawodność

Mała moc strat

Zastosowanie:

ECL (Emitter Coupled Logic) – rodzina bipolarnych cyfrowych układów scalonych charakteryzująca się pracą tranzystorów wyłącznie w liniowym zakresie pracy, bez wchodzenia w stan zatkania lub nasycenia. Osiągnięte to zostało przez połączenie tranzystorów w układy wzmacniaczy różnicowych (we wzmacniaczu różnicowym tranzystory są połączone emiterami, stąd nazwa rodziny). W innej serii bipolarnych cyfrowych układów scalonych – TTL przełączanie stanów logicznych związane jest z przechodzeniem tranzystorów ze stanu nasycenia do zatkania i odwrotnie. Wyjście tranzystora ze stanu nasycenia bądź zatkania trwa stosunkowo długo, natomiast dzięki pracy tranzystorów ECL tylko w liniowym zakresie charakterystyki, seria ta jest bardzo szybka.

Wadą układów ECL jest duży pobór mocy i niewielki margines zakłóceń – wysoki poziom logiczny jest odległy od niskiego tylko o kilkaset mV (miliwoltów).

Integrated Injection Logic (I²L) to rodzina bipolarnych cyfrowych układów scalonych. Dzięki uproszczonej budowie bramki logicznej w tym standardzie uzyskuje się bardzo dużą gęstość upakowania w połączeniu z dużą szybkością. Różnica między poziomami logicznymi wysokim i niskim wynosi zaledwie około 0,7 V - jest to wystarczające w obrębie jednego układu scalonego, lecz aby umożliwić łączenie układów I²L, zapewniając zadowalającą odporność na zakłócenia, wyposaża się je w wejściowe i wyjściowe bufory konwertujące poziomy logiczne, np. do standardu TTL. Ze względu na łatwość wykonania w standardowych procesach technologicznych układów bipolarnych, struktury I²L znalazły zastosowanie w mieszanych (analogowo-cyfrowych) układach scalonych.