Sprawozdanie z Techniki Cyfrowej 2

Ćwiczenie laboratoryjne nr 1

Czwartek, TP: 10¹⁵-13⁰⁰

Data wykonania ćwiczenia: 24 IV 14 r.

Data oddania sprawozdania: 15 V 14 r.

I Spis zadań:

- Rejestr SISO/SIPO 4 bit na D z resetem synchronicznym (reset zrobić samodzielnie)

- Detektor sekwencji 1011 na rejestrze SIPO (przerzutnik D) + reset asynchroniczny

- Rejestr przesuwny wstecz typu SIPO 4 bit z asynchronicznym restem na JK i równoległym wpisem synchronicznym

- Rejestr SIPO 4 bit z wstępnym równoległym asynchronicznym wpisem na D (jednym klawiszem)

-Pamięć 4x1 bity na JK (cztery jednobitowe komórki pamięci)

-Szeregowy sumator akumulacyjny 4 bit

II Opis wykonywanych zadań:

- Rejestr SISO/SIPO 4 bit na D z resetem synchronicznym

a) Projekt :

Tabela 1

Q	R	D
0	0	0
0	1	0
1	0	1
1	1	0

D=Q*$\overset{\overline{}}{R}$

Tabela prawdy opisuje stan wejść D na każdym z przerzutników w zależności od stanu wyjścia Q poprzedniego przerzutnika oraz stanu resetu R.

b) Schemat bramek logicznych:

c) Symulacja:

d) Opis działania układu:

W układzie wyróżnić możemy 3 wejścia CLK , R(reset) oraz wej. Zaprojektowany układ posiada również 4 wyjścia Q0,Q1,Q2,Q3. Przy dodatnim zboczu sygnału zegarowego CLK na wejścia D wprowadzane są dane. Jeśli wejście R jest w stanie wysokim ustawia stan niski na wszystkich wyjściach Q. Przy niskim stanie wejścia R , stany wyjścia Q zależą tylko od stanu na wejściu wej. Sygnał który wprowadzimy na wejście wej jest zapamiętywany na wyjściu Q0 , a kolejne takty zegara zegara przekazują informację na wejście D kolejnego przerzutnika. Tym sposobem informacja jest przekazywana o jeden bit w prawo.

e) Wnioski:

Układ działa poprawnie.

- Detektor sekwencji 1011 na rejestrze SIPO (przerzutnik D) + reset asynchroniczny

1. Projekt :

Na wyjściu detektora zaobserwować można stan wysoki, tylko gdy na rejestrze wykryta zostanie sekwencja 1011. Równaniem będącym opisem wyjścia jest : $detekcja = Q_{0}*Q_{1}*\overset{\overline{}}{Q_{2}}{*Q}_{3}$. Kolejne Q_n są analogicznymi wyjściami przerzutników.

b) Schemat bramek logicznych:

c) Symulacja:

d) Opis działania układu:

Zaprojektowany układ służący do detekcji posiada jedno wejście informacyjne wej. Posiada również wejście R służące do resetu wszystkich przerzutników oraz wejście sygnału zegarowego CLK. Rejestr zaprojektowany na przerzutnikach D reaguje na dodatnie zbocze sygnał€ zegarowego przesuwając informację o jeden bit w prawo. Jeśli na rejestrze wykryta zostanie sekwencja 1011 , wyjście detekcja przyjmuje stan wysoki.

e) Wnioski:

Układ działa poprawnie.

- Rejestr przesuwny wstecz typu SIPO 4 bit z asynchronicznym restem na JK i równoległym wpisem synchronicznym

a) Projekt

Aby rejestr był rejestrem przesuwnym wstecz, wyjście przerzutnika Q_n doprowadzone zostało na wejście przerzutnika JK_n-1. Na wejście ostatniego przerzutnika JK₃ podajemy sygnał wejściowy, dzięki któremu wpisujemy wartość do rejestru. Dzięki wejściom Shift0_Load1 oraz Load0-Load3 możliwy jest również równoległy synchroniczny wpis wartości.

JK_n − 1 =  Q_n  dla n ≤ 3

JK₃ =  Serial_Input

b) Schemat bramek logicznych:

c) Symulacja:

d) Opis działania układu:

Górna część układu umożliwia nam wpisanie wartości za pomocą rejestru przesuwnego wstecz lub równoległego wpisu synchronicznego. Gdy wejście Serial_Input jest aktywne , a wejście Shift0_Load1 zanegowane układ podaje sygnał do bramki AND , a układ działa jako rejestr przesuwny wstecz. Gdy wejście Shift0_Load1 zostanie postawione w stan wysoki możemy dokonać równoległego wpisu synchronicznego za pomocą czterech wejść Load0-Load3.

e) Wnioski:

Układ działa poprawnie.

- Rejestr SIPO 4 bit z wstępnym równoległym asynchronicznym wpisem na D (jednym klawiszem)

a) Schemat bramek logicznych:

b) Opis działania układu:

Równoległy wpis asynchroniczny pozwala na wpisanie stanu wysokiego lub niskiego do dowolnego przerzutnika za pomocą wejść Wpis oraz Dana_n (0,1,2,3). Jeżeli podamy 1 na wejścia WPIS i DANA_n to na wejściu PRE odpowiedniego przerzutnika pojawi się stan wysoki. W wyniku tego działania na wyjściu Q_n odpowiedniego przerzutnika zaobserwować możemy stan wysoki . Jeżeli 1 podamy tylko na wejście WPIS aktywujemy wejście CLR odpowiedniego przerzutnika, co ustawia stan niski na jego wyjściu. Jeżeli na wejściu Wpis ustawimy stan niski , rejestr przesuwa informacje podaną na Wej_D o jeden bit w prawo.

c) Wnioski:

Układ powinien działać poprawnie.

- Pamięć 4x1 bity na JK (cztery jednobitowe komórki pamięci)

a) Projekt:

Najpierw należało zaprojektować dekoder adresowy , który wybiera jedną z komórek C_n . Tabela prawdy tego dekodera:

Tabela 2

A1	A0	C0	C1	C2	C3
0	0	1	0	0	0
0	1	0	1	0	0
1	0	0	0	1	0
1	1	0	0	0	1

$C_{0} = \overset{\overline{}}{A_{1\ }}\text{\ \ }\overset{\overline{}}{A_{0}}$ $C_{1} = \overset{\overline{}}{A_{1}}A_{0}\ $ $C_{2} = A_{1}\overset{\overline{}}{A_{0}}\ $ C₃ = A₁A₀

Następnym elementem pamięci jest układ odczytu komórki. Układ ten powiązany jest z wyjściami C dekodera adresowego i wyjściami Q przerzutników. Tabela 3. jest tabelą prawdy układu służącego do odczytu.

Tabela 3

Cn	Qn	WYJ
0	0	0
0	1	0
1	0	0
1	1	1

WYJ = C_nQ_n = C₀Q₀ + C₁Q₁ + C₂Q₂ + C₃Q₃

Pozostały już tylko komórki z układem zapisu. Takowy zapis opiera się na wyjściach C dekodera adresu oraz na sygnale z wejścia Zapis. Koniunkcja obu sygnałów podawana jest dalej na wejścia taktujące C przerzutników . W ten sposób Dane są zapisane w jednej z komórek pamięci. Wejścia J oraz K są wejściami danych , wspólnymi dla wszystkich przerzutników. Równanie tej zależności:

C = ZAPIS  •  C_n

b) Schemat bramek logicznych:

c) Opis działania układu:

Wejściami adresowymi ukłądu są wejścia A0 oraz A1. Dzięki nim ustalamy , której komórki pamięci ma dotyczyć zapis/odczyt danych. Wejścia J oraz K służą do ustawieni wartości przypisywanej do komórki pamięci. Wejście ZAPIS powiązane jest z wejściami taktującymi przerzutników JK. Gdy wyjście to znajduje się w stanie wysokim możliwe jest zapisanie informacji do komórki pamięci. Za pomocą wyjścia Wyj odczytać możemy jaka wartość jest przypisana do konkretnej komórki pamięci , wybierając konkretną za pomocą komórek adresowych.

d) Wnioski:

Układ powinien działać poprawnie.

-Szeregowy sumator akumulacyjny 4 bit

a) Projekt:

Sumator akumulacyjny powinien sumować ze sobą odpowiednie bity mające swoje źródło w dwóch rejestrów przesuwnych. Dwie wartości pochodzącą z rejestru A oraz rejestru B. Suma jest przekazywana dalej do kolejnego rejestru C.

b) Schemat bramek logicznych:

c) Opis działania układu:

Rejestrami przesuwnymi 4bit w danym układzie są SR4RE. Add1 wykonuje sumowanie danych bitów. Do resetu wszystkich rejestrów służą odpowiednie wejścia R, przy ich użyciu wszystkie wyjścia Q przechodzą w stan niski.

Wej_A oraz Wej_B przy dodatnim zboczu sygnału zegara CLK i wejściach CE w stanie wysokim wprowadzamy do układu kolejno bity , poczynając od najmniej znaczącego do rejestrów A oraz B. Po wybiciu przez zegar czwartego taktu wyjścia Q3 obu rejestrów przekazują swój stan do sumatora. Wynik sumowania przekazywany jest na wyjście S0. Wartość odczytana z powyższego wyjścia jest przekazana do rejestru C , który po następnych czterech taktach wyświetla sumę 4-bitowych liczb , które wcześniej były wprowadzone do rejestrów A oraz B. Przerzutnik D służy do przekazania reszty z dodawania z wyjścia CO sumatora wraz z kolejnym taktem procesora na jego wejście Cl.