A5

A5



65


Komunikacja procesora z innymi elementami architektury komputera

W fazie przekazywania danych sygnał parzystości wystawiany jest przez urządzenie transmitujące dane w cyklu następującym po zakończeniu transmisji danej. Urządzenie odbierające dane oblicza wartość tego sygnału na podstawie odczytanych danych i porównuje go z sygnałem wystawionym na magistrali. Różne wartości oznaczają btąd parzystości danych. Urządzenie, które wykryło błąd parzystości, musi ustawić bit 15 w swoim rejestrze stanu.

Jeżeli błąd parzystości wystąpił podczas zapisu danych, dalsza akcja zależy od stanu bitu 6 w rejestrze komend urządzenia docelowego. Jeżeli bil jest ustawiony, to urządzenie wystawia sygnał -PERR, informujący inicjator o wystąpieniu błędu parzystości. Jeżeli bit ma wartość zero, transmisja przebiega dalej, gdyż urządzenie docelowe nie jest w stanie poinformować inicjatora o wystąpieniu błędu. Inicjator ma obowiązek ustawić bit 8 swoim rejestrze stanu po wykryciu sygnału PERR.

Jeżeli błąd parzystości wystąpi! podczas odczytu danych, dalsza akcja zależy od stanu bitu 6 w rejeslrze komend inicjatora . Jeżeli bit jest ustaw iony, to inicjator wystawia sygnał -PERR, co w konsekwencji prowadzi do ustawienia bitu 8 w rejestrze stanu inicjatora.

Zatem jeżeli kontrola parzystości danych jest włączona (ustawiony jest bit 15 w rejestrze stanu), to wystąpienie błędu parzystości powoduje ustawienie bitu 8 w rejeslrze stanu inicjatora. Reakcja na wykryty błąd zależy od oprogramowania;

-FRAME (Cycle Framc) - sygnał ten wystawiany jest przez inicjator, któremu układ arbitrażu przyznał kontrolę nad magistralą i oznacza przejęcie nad mą kontroli. Przed wystawieniem sygnału -FRAME inicjator musi sprawdzić, czy sygnały -FRAME i ~DEVSEL są ustawione. Jeżeli są ustawione, to znaczy, że dokonywana jest transmisja kontrolowana przez, inny inicjator, w przeciwnym przypadku kontroler może wystawić sygnał -FRAME i przejąć kontrolę nad magistralą.

Inicjator kończy wystawianie sygnału - FRAME, gdy jest gotowy do transmisji ostatniej danej;

-TRDY (Target Re.ady) - sygnał ten wystawiany jest przez urządzenie

docelowe, gdy jest ono gotowe do transmisji danych i wycofywany po zakończeniu transmisji (równocześnie z wycofaniem sygnału -DEVSEL). Wycofanie tego sygnału w irakcie przekazywania danych wprowadza cykl oczekiwania (ang. wait stale),

-IRDY (Initiator Ready) sygnał ten wystawiany jest przez inicjator, gdy jest on gotowe do transmisji danych i wycofywany po zakończeniu transmisji (równocześnie z wycofaniem sygnału -DEVSEL). Wycofanie tego sygnału w trakcie przekazywania danych wprowadza cykl oczekiwania (ang. wait stare’),


Wyszukiwarka

Podobne podstrony:
A5 15 Komunikacja procesora z innymi elementami architektury komputeraTabela 1.1. Rodzina procesoró
A5 55 Komunikacja procesora z innymi elementami architektury komputera MCA jest ukierunkowana wyraź
A5 85 Komunikacja procesora z innymi elementami architektury komputera Na przykład wartość FFFFFFOl
A7 17 Komunikacja procesora z innymi elementami architektury komputera a ściślej w liczbie wyprowad
A3 53 Komunikacja procesora z innymi elementami architektury komputera standardu EISA jest kompatyb
A9 59 Komunikacja procesora z innymi elementami architektury komputeraMagistrala PCI (Peripherial C

więcej podobnych podstron