1 (338)

Egzamin UCYF cz. 1    31.01.05 (max = 30 pkt.)

1.    Wyprowadzić wyrażenia boolowskie opisujące wyjścia komparatora 4 bitowego (porównującego liczby A= (a₃, a₂, a_1? ao), B= (b₃, ł^, b_ł5 bo)) tzn.

Y_r= 1, gdy A = B Y_w = 1, gdy A > B Y_m = 1, gdy A < B

2.    Zapisać specyfikację komparatora z p.l instrukcją when-else języka VHDL

3.    Które z podanych poniżej nazw zmiennych nie są prawidłowe w języku AHDL:

. 128

.    B”0310X1X70”

.    Q”4671223”

. H”123AECF”

.    D^,,134”

Uzasadnij odpowiedź.

4.    Jaki rozmiar pamięci (liczba bitów adresowych, liczba bitów słowa) wymagany jest do zrealizowania poniższego modułu.

SUBDESIGN test(

in[2..0], go, stop    : INPUT;

out[3..0], ready    : OUTPUT;

)

BEGIN

TABLE in[] ,	go, stop =>	out[),	ready;
X ,	A ii r-H o	0	0;
X ,	A II O r-H	3	0;
1 ,	1 , 0 =>	6	0;
3 ,	o ll V	5	0;
2 ,	t-^1 o II V	1	1;
END TABLE;

END;

Uzasadnij odpowiedź.

5. Zakładając, że opóźnienie wprowadzane przez komórkę układu FLEX jest równe 5ns podaj opóźnienie modułu opisanego poniżej. Uzasadnij odpowiedź.

SUBDESIGN test1(

inA[3..0], inB[3..0]    : INPUT;

out[4..0]    : OUTPUT;

)

BEGIN

out[] = (0,inA[J) + (0,i n B[]);

END;

6. Narysować schematy logiczne MUX 4:1 jakie powstaną po kompilacji specyfikacji tego układu w języku VHDL dla instrukcji

a)    when else

b)    with select