IMGf11 (3)

Timery/liczniki 67

B6 — ICES1 (Jnput Capturel Edge Selecty. bit określający zbocze sygnahi wyzwalającego przechwytywanie.

Jeśli bit ICES1 jest wyzerowany („0”), to zawartość rejestrów Timera/Liczni-kal jest przepisywana do rejestru ICR1 ([Input Capture Register) na opadającym zboczu wejściowego sygnału ICP. Jeśli bit ICES1 jest ustawiony („1”), to zawartość rejestrów Timera/Licznikal jest przepisywana do rejestru ICR1 CInput Capture Register) na narastającym zboczu wejściowego sygnału ICP.

B5, B4 — zarezerwowane.

Te bity są zarezerwowane w układzie AT90S2313 i zawsze odczytywane jako zero.

B3 - CTC1 (Clear Timer/Counterl on Compare Match): bit zerowania Timera/Licznikal po spełnieniu warunku porównania.

Jeśli bit CTC1 jest ustawiony („1”), to Timer/Licznikl jest zerowany (TCNT1H=$00 i TCNT1 L=$00) w najbliższym cyklu zegarowym po spełnieniu warunku porównania. Warunek porównania następuje, gdy TCNTlH=OCRlAH i TCNTlL=OCRlAL. Jeśli bit CTC1 jest wyzerowany („0”), to wystąpienie warunku porównania nie wpływa na stan Timera/Licznikal. Kontynuuje on zliczanie. Warunek porównania jest wykrywany przez CPU w najbliższym cyklu zegarowym po jego wystąpieniu. Dzieje się tak dla wartości podziału preskalera równej 1. Dla większych wartości stopnia podziału funkcja porównania będzie działała inaczej. Najlepiej zilustruje to poniższy przykład.

Jeśli stopień podziału preskalera jest równy 1, do rejestru porównania wpisano wartość C, a bit CTC1 jest ustawiony, to Timer/Licznikl będzie liczył w cyklu:

____1C-2IC-11CI0III____

Gdy stopień podziału preskalera będzie ustawiony np. na 8, Timer/Licznikl będzie liczył w cyklu:

....IC-2, C-2, C-2, C-2, C-2, C-2, C-2, C-2IC-1, C-l, C-l, C-l, C l, C-l, C-l, C-1IC, 0, 0, 0, 0, 0, 0, 01....

Bit CTC1 w trybie PWM nie ma znaczenia.

Warunek porównania jest wykrywany przez CPU w najbliższym cyklu zegarowym po jego wystąpieniu. Dzieje się tak dla wartości podziału preskalera równej 1. Dla większych wartości stopnia podziału funkcja porównania będzie działała inaczej.