PLD20

S3.0UTF

VCC

-> ASTRB

; Przejścia stanu wyjsc, MEALY - przejścia miedzy stanami w zależności od ; pojawiającego sie sygnału wymuszającego przejście.

S1.OUTF	:= DOWN	->	LOCAL * /MEMORY * /INTACK	; przerzutnik
	+ UP	->	/LOCAL
S2.0UTF	= UP	->	ASTRB ;	układ kombinacyjny
S3.0UTF	= VCC	->	ASTRB

; Warunek wejściowy determinujący następny stan i przjscie stanu wyjsc CONDITIONS

UP = UPDOWN * /CLEAR DOWN = /UPDOWN * /CLEAR ACTIVE = /EN + RDY,

; Moore stany maja równa czulosc. Wyjście nie jest zmieniane podczas ; następnego zbocz zegara. Mealy stany mogą generować sygnały pojedyncze. ; Stan wyjścia może byc zmieniony przed następnym zboczem zegara.

; — Równania Boolowskie —

f^UATIONS    *

01

01

01 .FB

01.10

01 .D 01 .T

; — Wyjście kombinacyjne (COMBINATORIAL)

; — Wyjście przerzutnika (D)    (REGISTERED)

;    —    Sygnał powrotny z makroceli    (REGFBK,    CMBFBK)

;    —    Sygnał powrotny z nozki 1/0    (PINFBK)

;    —    Wyjście przerzytnika (D)    (REGISTERED)

;    —    Wyjście przerzytnika (T)

01 . J 01 .K

01.S := 01.R :=

Wyjście przerzutnika J/K ( Synchrnizowany z .CLKF)

— Wyjście przerzutnika S/R ( Synchrnizowany z .CLKF)

; — SygnaTy sterujące —

^ 01.CLKF = CLOCK    ;Zegar przerzytnika (synchr. lub asynchr.)

01.ACLK = CLOCK * ENABLE ;Zegar asynchroniczny, z tablicy programowalnej

; Dalsze    informacje    - patrz opis sygnałów przerzytnikow.

01.RSTF    =    CLEAR    ;    Sygnał    zerowania przerzutnika

01.SETF    =    PRESET    ;    Sygnał    ustawiania przerzytnika

01.TRST    =    /OE    ;    sygnał    OE

; — Oznaczenia logiczne —

AND1	IN1	* IN2	; Logiczny	AND
/NAND1 =	IN1 .	* IN2	; Logiczny	NAND
OR1	I N1	+ IN2	; Logiczny	OR
/NOR 1	IN1	+ IN2	; Logiczny	NOR
X0R1	IN1	:+: IN2	; Logiczny	XOR
/X0R1	IN1	:+: IN2	; Logiczny	XNOR
NOT	= /IN1		; Logiczny	NOT
■ Tablice	prawdy —