DSCN5251 (4)

Architektura MIPS & ARM

ARM ÓS*

MIPS	1	Op"	Rsf	| Rtf^1	i . i 1
	31	28 27		20 10	16 15 12 11
ARM	l	Opn* |	Op*	■ *	' | Rd‘ | CM*
	31	26	25	21 20	16 15
MIPS		Qp”	Rsl^5	Rd^5	Const^1*

pole stałej - 16 bitowe ■ wczytanie słowa 32 bitowego w dwóch etapach:    Branch

lui $s1, 35

(load upper immediate) ori $s1, $s1, 46

Jump/Call

31    28 27    24 23

i 1    1

26 25    21 20    16 15

Op*

31    28 27    24 23

I Ol*' I OP* i

Cm”

Op*

Cni*

j □ Opcode Q Register □ Constant I