1.elementy systemu miP CPU (miP, zegar, sterownik magistral) pamiec ROM, pamiec RAM, uklady we/wy, szyna danych,adresowa,sterowania.
2.glowne zespoly funkcjonalne miP 8bit a)jednostka arytm-log 8-bitowa; b)dekoder bin-dec; c)rejestr wskaznikow; rejestry ogolnego przeznaczenia (A - akumulator, B-C D-E H-L pary rejestrow wykorzystywane lacznie lub osobno, SP - wskaznik stosu, PC - licznik rozkazow); szyna adresowa 16-bitowa; wewn. szyna danych; uklad sterowania i synchronizacji
3.linie sygnalowe skladaja się najczesciej na szyne sterujaca systemu miP linia sygnalu zapisu (wskazuje, ze dana ma być przesylana z miP do pamieci lub I/O (sygnal strob zapisu)); sygnal odczytu (dana przeslana do miP); sygnal pamiec (ukladem wspolpracujacym z miP jest pamiec); sygnal we/wy (jw)
4. multipleksowanie szyny danych i z jakich powodow jest ono stosowane polega na przesylaniu jedna linia zarowno adresu jak i danych (roznych ich czesci w roznych procentach)
5.nazwy rejestrow w miP 8080 dostepnych programowo i ich przeznaczenie. 10 rejestrow: licznik rozkazow PC (16); wskaznik stosu SP (16); akumulator A (8); rejestr statusowy F (8); rejestry wielofunkcyjne (B C D E H L (8)).
Rejestry wielofunkcyjne mogą być również uzytkowane parami jako 3 16-bitowe rejestry B, D, H. Niektóre rozkazy mogą przetwarzac zawartosc laczna obydwu rejestrow tworzacych pare uwazana za 16-bitowe slowo. Również 8-bitowy akumulator A i 8-bitowy rejestr statusowy F sa przez niektóre rozkazy uwazane za tworzace 16-bitowy rejestr PSW. 6 rejestrow wielofunkcyjnych 8-bitowych jest stosowanych przede wszystkim do krotkotrwalego przechowywania danych, tworzac prosta pamiec brulionowa. 3 pary rejestrow wielofunkcyjnych (3 rejestry wielofunkcyjne 16-bitowe) sluza przede wszystkim do przechowywania i przetwarzania adresow, jednakze ich role nie sa calkowicie wymienialne (np. tylko para H może sluzyc do adresowania rejestrowego posredniego).
6.Co steruje cyklem pobrania i wykonywania rozkazow miP Cykl rozkazowy miP jest ksztaltowany przez dwufazowy generator cyklu podstawowego generujacy sygnaly fi1 i fi2
7.rola sygnalu taktujacego miP Praktycznie wszystkie miP dzialaja synchronicznie, tzn. najbardziej elementarne operacje w nich zachodzace sa realizowane wylacznie w chwilach wyznaczonych przez zbocza narastajace lub opadajace sygnalu prostokatnego przyjmujacego wylacznie wartosci 1 i 0 i zwanego sygnalem taktujacy(synchronizujacym)
Zapewnia wewnetrzna synchronizacje. Kolejne sygnaly taktujace tworza cykle maszynowe, kilka cykli maszynowych tworzy cykl rozkazowy bedacy w konsekwencji zbiorem sygnalow taktujacych zegara potrzebnych do wykonania operacji opisowych w rozkazie.
8.skutki, jakie powoduje wymuszenie aktywnego stanu na we zerujacym miP 8080 Gdy na we RESET jest stan aktywny, zeruja się rejestry miP. Licznik rozkazow ustawia się na 0000h
9.z ilu taktow zegarowych skladac się może cykl maszynowy miP 8080 oraz który z nich może być powielany podczas trwania nieaktywnego stanu sygnalu gotowosci (READY) Stan (takt) jest odstepem czasu miedzy dwoma kolejnymi narastajacymi zboczami sygnalu fi1. 3, 4 lub 5 stanow tworzy cykl miP (maszynowy). Każdy cykl rozkazowy może skladac się z 1-5 cykli maszynowych. Podczas trwania sygnalu nieaktywnego stanu gotowosci (READY=0) powielany może być cykl nastepujacy bezposrednio po cyklu drugim (T2), ponieważ cykl pierwszy (takt pierwszy cyklu maszynowego sluzy do wprowadzania na magistrale adresu komorki pamieci oraz rejestru ukladu I/O, a także do wprowadzenia na magistrale danych bajtu statusu. Takt drugi cyklu maszynowego sluzy zas do testowania linii READY oraz HOLD, a także do sprawdzenia obecnosci rozkazu HALT.
10.cykle maszynowe realizowane w miP 8080 Możliwe jest zrealizowanie 10 roznych cykli maszynowych, pomimo, ze slowa sa 8-bitowe
11.czas taktu zeg 1mis, min odstep miedzy impulsami MEMR. 3mis
12.wielkosc przestrzeni adresowej ukladu we/wy w miP 8080 i z czego wynika 16 bitowy licznik rozkazow PC umozliwia zaadresowanie 2^16=65536 bajtow (64 kB). Adresowanie rejestrow we/wy - adres 8-bitowy, zatem umozliwia zaadresowanie 2^8=256 rejestrow ukladow we/wy.
13.takty zegarowe w cyklu maszynowy 8080 3-5 taktow zegarowych
14.Wyjasnij role sygnalu SYNC - koncowka wyjsciowa sygnalizujaca poczatek kazdego cyklu miP. Sygnal SYNC jest generowany przez zbocze narastajace sygnalu fi2, podczas trwania SYNC na szynie danych pojawia sie bajt statusowy, ktory informuje o rodzaju cyklu maszynowego wykonywanego przez proca.
15. sposoby wstrzymywania pracy miP a) wystapienie na szynie sterujacej sygnalu READY=0 generowanego przez pamiec lub urzadzenie I/O nienadazajace za dzialaniem; b)wystapienie na szynie sygnalu HOLD=1 generowanego przez sterownik DMA 8257. W takim przypadku magistrala danych i szyna adresowa zostaje odlaczona od miP i możliwa jest bezposrednia wymiana danych pomiedzy urzadzeniami zewnetrznymi i pamiecia; c)gdy w programie wykonywanym przez miP wystapi rozkaz HALT to nastepuje zatrzymanie cyklu rozkazowego miP, przy jednoczesnym zachowaniu stanu wszystkich rejestrow
16.rola slowa statusowego w 8080 Bajt statusowy jest wprowadzany w pierwszym takcie zegarowym wykonywanego cyklu maszynowego na magistrale danych. Bajt ten informuje o rodzaju aktualnie realizowanego cyklu maszynowego do urzadzen zewnetrznych lub pamieci względem miP.
17. role sygnalow READY i HOLDREADY - stan wysoki oznacza, ze można wprowadzac lub wyprowadzac dane (wskazuje miP, ze np. pamiec jest gotowa na przeslanie danych) => miP przechodzi w stan oczekiwania; HOLD - sygnal uwolnij szyne; wskazuje zeby uP odlaczyl szyne adresowa i niektore linie szyny sterowania.
18.fazy wykonania cyklu rozkazowego miP a) cykl jest ksztaltowany przez dwufazowy generator cyklu podstawowego; b)poczatek cyklu jest sygnalizowany przez SYNC generowanego pomiedzy dwoma zboczami narastajacymi sygnalu fi2; c) w czasie trwania sygnalu SYNC na szynie danych pojawia się slowo statusowe, po zakonczeniu SYNCa na szynie danych sa dane; d) po zakonczeniu SYNC na wy DBIN stan wysoki sygnalizuje prace magistrali danych jako we;
Każdy cykl rozkazowy może zawierac 1-5 cykli miP lub 4-18 stanow. Liczba cykli zalezy od liczby siegniec do pamieci lub rejestrow. Podczas 1 cyklu miP może przekazac tylko 1 adres. Realizacja rozkazu musi rozpoczac się jego pobraniem, nastepne cykle sa przeznaczone dla wykonania rozkazow.
19.sygnaly wymiany inf (zapis/odczyt) CPU 8080-> pamiec READY, WAIT, ~MEMR, ~MEMW, ~CS
20.sytuacje blokowania sys przerwan 8080 a) brak sygnalu INTA=0 generowanego przez sterownik systemu 8228. Po sygnale INTA=1 generowanym przez sterownik lub w trakcie przesylania 3 bajtow CALL; b) uklad przerwan nie zostal odblokowany programowo rozkazem EI. Brak sygnalu INTE=1 na wy szyny sterujacej miP 8080
INTE jest nieaktywne, gdy:
n jest RESET uP/n wykonanie rozkazu DI/n w momencie przyjecia przerwania
21.rozkaz obslugi przerwania w 8080 W przypadku zastosowania w systemie sterownika przerwan 8259 (co ma miejsce w przypadku istnienia wielu zrodel przerwan) do obslugi przerwania stosowany jest 3-bajtowy rozkaz CALL. W takim przypadku cykl obslugi przerwania obejmuje cykle:
pobrania pierwszego bajtu rozkazu CALL; wpisania na stos bardziej znaczacego bajtu licznika rozkazow; cykl wpisania na stos mniej znaczacego bajtu rozkazow; pobrania 2go bajtu rozkazu CALL; pobrania 3go bajtu rozkazu CALL; Zaleta takiego rozwiazania jest:
mozliwosc umieszczania programow obslugi przerwan pod dowolnym adresem; mozliwosc obslugi duzej liczby zrodel przerwan;Wady: dlugi czas trwania cyklu przerwania.
Przy malej liczbie zrodel przerwania zamiast sterownika 8259 stosowany jest prosty uklad generacji rozkazu skoku do podprogramu obslugi przerwania.
W przypadku INTA=0 oraz SYNC=1 uklad wprowadza na magistrale danych 1-bajtowy rozkaz RST. RST zawiera 3-bitowe pole adresowe umozliwiajace skok do 8 roznych komorek pamieci o adresach 0..00NN000. Takie rozwiazanie cechuje krotszy czas cyklu przerwan i mala liczba obslugiwanych zrodel przerwan.
22.obsluga przerwania w 8080 bez sterownika przerwan 8259 Bez sterownika - stosuje się w 8080, gdy jest malo zrodel przerwan. Stosuje się uklad generacji rozkazow RST. Dla INTA=0 i BYNC=1 na szyne danych wprowadza się RST. Jest to 1-bajtowy rozkaz skoku do podprogramu, na stos wprowadza się zawartosc licznika rozkazow . Po zakonczeniu obslugi przerwania wyprowadza się dane ze stosu przez POP.
23. f-cje ukladu 8224 (zegar) generowanie potrzebnych miP 8080 sygnalow synchronizujacych fi1 i fi2. Generuje on poza tym jeszcze dwa inne sygnaly sterujace dla miP 8080 - sygnal READY i sygnal RESET oraz sygnal sterujacy ~STSTB dla sterownika 8228
24.elementy funkcjonalne sterownika szyny 8228 Sterownik 8228 buforuje szyne danych i generuje syg. sterujace pamiecia i ukladami I/0. Zasadnicze elementy funkcjonalne: a) 8 bitowy dwukierunkowy wzmacniacz buforowy dla szyny danych; b) 8 - bit rejest zatrzaskowy; c) uklad kombinacyjny
25.sposób okreslenia stanu systemu przerwan W 8080 wspolpracujacym z programowalnym sterownikiem przerwan 8259 stan systemu przerwan okreslony zawartoscia rejestrow wewnetrznych 8259 można zbadac wprowadzajac sterownik 8259 w tryb pracy ankietowej. Odbywa się to poprzez wyslanie z miP do sterownika slowa sterujacego OCW3 o odpowiednich stanach bitow P, ERIS, RIS
26.zestaw elementow skl się na CPU a)miP-ukl. Operacji arytmetyczno-logicznych ,ukl.podstawowym jest ALU, rejestr A BC PE H-L, ukl. sterujacy, licznik rozkazow, szyna danych,szyna adresowa, szyna sterowania; b) sterownik magistrali WE/WY-szeregowe i rownolegle wprowadzenie inf.; c) Zegar- dwufazowy o syg. fi1 i fi2; d) Ulk. Pomocnicze wzmacniaczy szyn, rejestrow i dekoderow
27. wielkosc przestrzeni adresowej dla pamieci oraz przestrzen adresowa dla ukladow we/wy w 8080 16bitowy rejestr licznika rozkazow uniemozliwia zaadresowanie 64kB pamieci zewnetrznej. Uklady zewnetrzne adresowane sa 1-bajtowymi adresami co pozwala zaadresowac 256 rejestrow
28.obciazalnosc linii wy miP 1,7 mA
29.linie adresowe magistrali adresowej procesora 16-bitowego 8088/8086 i które rejestry ich adresowania20 linii adresowych; na ich zaadresowanie pozwalaja rejestry: BX, DX, BP, SI, DI, SP
30.obliczanie adresu fizycznego dla procesora 8088/86 Magistrala adrsowa jest 20-bitowa, licznik rozkazow i rejestry sa 16-bitowe. W pamieci wyroznione sa 4 64kB segmenty programu , stosu i 2 segmenty danych. Adresy poczatkow tych segmentow sa w rejestrach segmentowych. Operujemy 16-bitowym adresem okreslajacym polozenie rozkazu lub danej wewnatrz segmentu. Adresy sa automatycznie zamieniane na 20-bitowe adresy fizyczne komorek pamieci. Adres wewnatrz segmentu wynikajacy z trybu adresowania jest dodawany do przesunietej o 4 bity zawartosci odpowiedniego rejestru segmentu i wysylany na szyne adresowa. Rozkaz przeslania AX:= M(SI+a)
31.2 wspolpracujace zespoly sklada się miP 16-bitowy 8086/88 EU (jednostka wykonawcza)- kodowanie rozkazow z kolejki rozkazow; BIU (jednostka wspolpracy z magistrala) - okresla adres fizyczny pamieci
32. glowne funkcje systemu wykonawczego(EU) 8088/86 1.kodowanie rozkazow z kolejki rozkazow; 2. może wykonywac rozkazy z pobieraniem rozkazow jednoczesnie
33.glowne f-cje zespolu lacza z magistrala (BIU) 8088/86 wyznaczanie adresu pamieci; pobieranie kodow rozkazow do wewnetrznej pamieci FIFO tworzacej 4/6 (86) bajtowa kolejke rozkazow; pobieranie i przesylanie z/do pamieci argumentow rozkazow
34.linie sygnalowe skladajce się na szyne sterujaca miP 1. fi1 fi2- linie syg. Generatora cyklu podstawowego we; 2.RESET- sygnal zerujacy rejesty miP i licznika rozkazow; 3.HOLD -wstrzymanie cyklu miP; 4.INT-linia zadania przerwania we; 5.INTE- linia sygnalizacji doblokowania ukladu przerwan wy; 6.DBIN- linia sygnalizacji przy magistrali danych jako we wy; 7.~WR- linia sygnalizacji zapisu do pamieci lub ukladow I/OW wy; 8.SYNC-linia synchronizacji na pocz. Kazdego cyklu maszynowego wy; 9.WAIT- linia sygnalizacjiprzejscia w stan oczekiwania lub zatrzymania; 10.READY- linia sygnalizacji gotowosci urzadzen zew. We; 11.HLDA- linia wstrzymania cyklu rozkazowego i zawiszenia magistrali wy
35. wplyw na sygnaly strobow (pisz lub czytaj) pojawienia się taktow oczekiwania Tw 8080 Dla 8080 takty oczekiwania mogą się pojawic w przypadku zaistnienia 3 sytuacji: a) detekcja na magistrali sterujacej sygnalu READY=0, skutkiem tego jest pojawienie się sygnalu WAIT=1; b) generacja przez sterownik DMA 8257 sygnalu HOLD=1. Taki stan zawieszenia uniemozliwia realizacje operacji I/O z posrednictwem miP; c) otrzymanie przez miP rozkazu zatrzymania HALT (HLT);W powyzszych sytuacjach miP informuje o przejsciu w stan zawieszenia poprzez generacje odpowiednich sygnalow: a) Wait=1; b)HLDA=1; c) HLDA=1-zawarty w bajcie statusu; ~WR i DBIN pozostana w takim samym stanie
36.tryby pracy miP 8088/86 a)min MN/MX=1; b)max HN/MX=0 , MN/MX- linia wejsciowa
37. sposób ustalania trybu pracy 8088/86 i roznice Dwa tryby pracy minimalny i maksymalny. W min procesor sam wytwarza sygnaly sterowania magistrala systemowa. max wymaga obecnosci specjalnego dekodera 8288, który bazujac na sygnalach statusowych S0-S2 procesora- wytwarza niezbedne sygnaly sterujace.
MNMX-linia wejsciowa; gdy =0 to tryb pracy minimalny , gdy =1 to maksymalny
38.sposób organizowania pobierania kolejnych bajtow kodu programu w 8088/86 Niezaleznie czy przedmiotem operacji sa pojedyncze bajty czy tez slowa dwubajtowe wykorzystywana jest sama 16-bitowa magistrala danych.Skutkiem tego, zaleznie od parzystosci lub nieparzystosci adresu obiejtu w przestrzeni adresowej zadany bajt zajmie na magistrali jedna z 2 możliwych pozycji.Biorac pod uwage stan bitu A0(informujacy o parzystosci adresu) otrzymujemy nastepujaca kombinacje (S7|A0): 00-przekazywane jest slowo 16-bitowe; 01-bajt lezy na liniach D15-D8(lokalizacja nieparzysta); 10-bajt lezy na liniach D7-Do (lokalizacja parzysta);11-stan zabroniony
39. sposoby adresowania ukladow we/wy w 8088/86 mogą być adresowane w jednolitej bądź rozdzielnej przestrzeni adresowej. W pierwszym przypadku uklady I/O traktowane sa przez miP jako komorki pamieci. W drugim przypadku wykorzystywane sa 2 sposoby adresowania: a) adresowanie bezposrednie - po kodzie rozkazu wystepuje 8-bitowy adres ukladu; b) adresowanie posrednie rejestrowe - kod operacji wskazuje rejestr DX zawierajacy adres ukladu I/O;
W przypadku rozdzielnej przestrzeni adresowej wykorzystywanych jest 8 lub 16 mniej znaczacych linii adresowych.
40.linie adresowe 8088/86 do adresowania ukladow we/wy w przypadku rozdzielonej przestrzeni we/wyAD15-AD0 - adres i dane multipleksowe; AD19-AD16 - linie adresowe
41. rola sygnalow ALE oraz M/IO w 8088/86 Wprowadzenie sygnalu ALE jest stosowane w min trybie pracy miP, uzywane zwykle w systemach jednoprocesorowych. Jest to wy trojstanowe. Pojawienie się na tej linii stanu wysokiego ALE=1 oznacza, ze na multipleksowanej magistrali AD15..AD0 dla 8086 lub AD7..AD0 dla 8088 znajduje się adres. Sytuacja taka zachodzi przy pobieraniu kodu z pamieci lub ukladu we/wy. Wyprowadzenie M/IO dla 8086 lub IO/M dla 8086 lub IO/M dla 8088 jest wym trojstanowym. Sygnal ten umozliwia rozroznienie cyklu dostepu do pamieci od cyklu dostepu do urzadzen I/O
42.rola sygnalu DEN oraz DT/R ~DEN - moze sluzyc do sterowania zewnetrznych buforow (szyny danych). Odblokowuje te bufory; DT/~R - ustawia kierunek w buforach szyny danych; DT/~R = 1 - wy od procesora - dane wy; DT/~R = 0 - we do procesora - dane we.
43. cykl magistrali 8088/86 i z ilu sklada się taktow zegarowych Cykl magistrali:cykl odczytu; cykl zapisu; 1 cykl sklada się z 4 taktow (ew. 1 Tw - takt dodatkowy)
44. sposoby wprowadzenia w stan oczekiwania miP 8088/86 za pomoca sygnalu READY. READY - we wprowadza procesor w stan oczekiwania , procesor czeka na zgloszenie gotowosci urzadzenia we-wy lub pamieci.Wykorzystanie: a) w systemie normalnie gotowym - caly czas jest 1, tylko podczas taktow dodatkowych jest 0; b) w systemie normalnie niegotowym - caly czas jest 0, jesli w 3 takcie pojawia sie stan wysoki, to nie pojawia sie takt oczekiwania Tw w zegarze.
45.przerwania obsluzone w 8088/86 przerwanie maskowalne; przerwanie niemaskowalne; wyjatki - wskutek sytuacji wyjatkowych, np. dzielenie przez 0
46. roznice zachowania 8088/86 podczas obslugi przerwan wewn, zewn i prog a) zewn - przyczyna sa sygnaly z urzadzen zewn. do wejsc INTR i NMI, moga byc maskowalne(INTR) lub niemaskowalne(NMI). Przerwanie maskowalne mozna zablokowac rozkazem CLI, a odblokowuje STI; b) wewn - przy wystapieniu dzielenia przez 0,przy nadmiarze OF = 1, przy pracy w trybie krokowym TF = 1.; c) prog - wystapienie INT n, gdzie n wskazuje nr wektora przerwania.
47. podstawowe sygnaly generowane przez uklad zegara 8424 dla 8088/86 CLK- synchronizujacy prace wew. Podukladow miP; PCLK - sygnal zerujacy zsynchronizowany z taktami zegarowymi tworzony na bazie sygnalu niesynchr. RES; READY - sygnal gotowosci, zsynchronizowany z taktami zegarowymi, generowany na bazie sygnalow RDY1 i RDY2, zglaszajacymi gotowosc urzadzen I/O
48. funkcje ukladu zegara dla 8088/86 Uklad generatora impulsow zegarowych 8284 jest podstawowym modulem jednostki centralnej. funkcje: a) generacja impulsow CLK synchronizujacych prace wewnetrznych podukladow miP; b)generacja impulsow PCLK synchronizujacych prace ukladow I/O; c) zapewnienie synchronizacji sygnalow READY i RESET.
50. sytuacje w których cykl maszynowy procesora wymuszany jest o dodatkowe takty zegarowe. a) kiedy READY=0 (np. gdy miP współpracuje z powolniejszą pamięcią); b)kiedy wykonano rozkaz HALT
51.linie procesora 8086 umożliwiające adresowanie bajtami lub słowami 16-bit. ~BHE/S7 rodzaj dostępu do pamięci: bajtowo lub słowowo
52. cykle magistrali procesora INTEL 8086. cykl odczytu; cykl zapisu
54.zespoły funkcjonalnw układu programowalnego sterownika przerwań 8259. bufor danych; logika zapisu i odczytu; logika sygnałów kaskadowych; logika sterująca; rejestr zgłoszeń przerwań - IRR; arbiter priorytetu; rejestr obsługi przerwań - ISR; rejestr maskowania przerwań - IMR
55. rotacja priorytetów automatyczna a specyfikowana. Tryb pracy określony jest w fazie programowania. a) automatyczna:
po przejściu do obsługi przerwania zerowany jest odpowiedni bit rejestru obsługi przerwań ISR; b) specyfikowana: Polega na nadaniu wybranemu przerwaniu najniższego priorytetu w czasie zakończenia programu obsługi jakiegoś przerwania (w czasie wysyłania EOI OCW2)
Wyzerowanie bitu w rejestrze ISR dokonuje sama procedura obsługi przerwania, wysyłając rozkaz EOI do kontrolera
Różnice: autorotacja może być wykonana tylko po zakończeniu programu obsługi przerwania. Rotacja specjalna w dowolnym miejscu realizacji dowolnego programu.
56.najczęściej stosowane sekwencje rozkazów kończących procedurę obsługi przerwania w przypadku pracy z sterownikiem przerwań 8259. DI CLI - blokada przerwań - podczas obsługi przerwania program nie może być przerwany przez żądanie obsługi przerwania o wyższym priorytecie;
EI lub STI - odblokowanie systemu przerwań - już można zapodać następne przerwanie; RET IRET - powrót z procedury obsługi przerwania
57.różnica w pracy sterownika przerwań 8259A z miP 8-bitowym i 16-bitowym. W systemie 16 - bit na szynie danych pojawia się numer wektora przerwania, a w 8 - bit pojawiają się 2 bajty adresu pod którym znajduje się procedura obsługi przerwania.
58. nazwy i przeznaczenie rejestrów wewn sterownika przerwań 8259. a) IRR - rejesr zgłoszeń przerwań, każde przychodzące przerwanie jest w nim zapisywane; b) IMR - rejestr maski pozwala zablokować wybrane przerwania 0 - odblokowane; c) ISR - rejestr obsługiwanych przerwań. W zależności od IMR oraz od ustawionego trybu priorytetów do ISR wpisywane jest przerwanie, które ma zostać obsłużone. Po wykonaniu obsługi odpowiedni bit w ISR powinien być wyzerowny.
59/60.słowa rozkazowe (operacyjne) przekazywane do sterownika przerwań 8259. OCW1 - ustawienie maski przerwań, rejestr IMR (zapis odczyt); OCW2 - wysyłanie EOI ustawienie trybu rotacji priorytetów; OCW3 - ustawienie ankietowania, trybu maskowania specjalnego oraz odczyt rejestrów ISR i IRR
61. rodzaje priorytetow obslugi przerwan jakie moze realizowac sterownik przerwan 8259. tryb podstawowy; tryb z maskowaniem; priorytety ratujace: a) autorotacja - aktualnie obslugiwane przerwanie , w ktorym wysylane slowo OCW2, uzyskuje najnizszy priorytet; b) rotacja specyfikowana - najnizszy priorytet uzyskuje przerwanie wyspecyfikowane w slowie OCW2.
62. czym sie rozni rotacja priorytetow cykliczna od specyfikowanej w sterowniku przerwan 8259. Cykliczna rotacja priorytetow (autorotacja) polega na kazdorazowym, po wykonaniu sterowania EOI, przyporzadkowaniu najnizszego priorytetu obsluzonemu zadaniu przerwania; Rotacja specyfikowana daje mozliwosc programowego ustalenia w dowolnej chwili czasu zrodla przerwania o najnizszym priorytecie; Roznice: a) autorotacja moze byc wykonana tylko po zakonczeniu programu obslugi przerwania, natomiast rotacja specyfikoe\wana - w dowolnym miejscu realizacji dowolnego programu; b) rotacja specyfikowana wymaga odmiennego sposobu powiadomienia sterownika przerwan 8259 o zakonczeniu obslugi przerwania: sterowanie EOI nie nadaje sie do tego celu, gdyz uniemozliwia okreslenie numeru zgloszenia przerwania , ktorego bit w rejestrze przerwan obslugiwanych powinien zostac wyzerowany. stad w slowie sterujacym OCW2 stosowany jest specjalny bit konca przerwania SEOI, wskazujacy na koniecznosc odczytu kodu BCD tego zrodla przerwania, ktoremu zostanie przyporzadkowany najnizszy priorytet.
63.tryb maskowania specjalnego w sterowniku przerwan 8259. Podczas pracy sterownika przerwan 8259 w trybie maskowania specjalnego mozliwe jest odblokowanie przerwania o nizszym priorytecie niz priorytet przerwania obslugiwanego. W tym celu podprogram obslugi przerwania musi zawierac slowo sterujace OCW1 umozliwiajace zamaskowanie aktualnego przerwania . Po wprowadzeniu OCW1 nalezy do 8259 wpisac OCW3 , zapewniajace przejscie sterownika przerwan 8259 do stanu maskowania specjalnego.
64. sekwencje rozkazow jakie nalezy umiescic napoczatku i na koncu prrocedury obslugi przerwan zglaszanych do ukladu sterownika przerwan 8259 aby zapewnic realizacje wielopoziomowego systemu przerwan. a) na jednym lub kilku wech IR0-IR7 pojawiaja sie zgloszenia przerwan Iri=1; b) wyslanie z 8259 do miP sygnalu zgloszenia przerwania INT=1; c) sterownik 8228 potwierdza otrzymanie sygnalu za pomoca sygnalu INTA=0; d) wyslanie z 8259 instrukcji CALL, bit w rejestrze przerwan obslugiwanych odpowiadajacy danemu przerwaniu=1; e) w odpowiedzi na kod operacyjny rozkazu CALL systemu miP generuje kolejno dwa sygnaly INTA=0.
f ) Na zakonczenie programu obslugi przerwania ustawiony bit rejestru przerwan obslugiwanych zostaje zerowany w wyniku przekazania przez miP w slowie sterujacym OCW2 odpowiednio ustawionego bitu EOI.
g ) wystapienie RET w podprogramie obslugi przerwania :
DI | MVI A, 20h ; OCW2 | OUT nr59h ; EOI | EI |RET
66.rejestry wewn sterownika przerwan 8259 i sekwencje rozkazow dla ich odczytu.a) rejestr zgloszenia przerwan IRR; b)rejest obslugi przerwan ISR; c) rejestr maskowania przerwan IMR
67. role sygnalu INTA podawanego na koncowke wejsciowa o tej samej nazwie w ukladzie sterownika przerwan 8259 Sygnal ~INTA=0 lub 1 i jest generowany przez sterownik systemowy 8228. Sygnal ten jest wykorzystywany do wprowadzenia przez sterownik przerwan 8259 rozkazu skoku do podprogramu obslugi przerwania na magistrale danych. Jest on generowany przez 8259: w momencie potwierdzenia otrzymania sygnalu INT=1; przy wprowadzeniu kolejnych bajtow CALL'a na szyne danych
69. Podaj ile maksymalnie sterownikow przerwan 8259 może pracowac w kaskadzie i ile linii przerwan może być wtedy obsluzonych Jeden sterownik przerwan 8259 nadrzedny może wspolpracowac co najwyzej z 8 sterownikami przerwan 8259 podrzednymi w celu obslugi do 64 zrodel przerwan.
70.Podaj na czym polega praca sterownika 8259 w trybie przegladania i w jakim przypadku bywa stosowana Tryb przegladania (ankietowania) uzywany jest do odczytywania obecnosci lub braku zgloszenia przerwania oraz do odczytu kodu BCD zrodla przerwania o najwyzszym priorytecie, zadajacego obslugi.
71.zespoly funkcjonalne licznikow ukl 8253 a)licznik 16-bitowy (odliczajacy do tylu) wykrywajacy stan „0”; b) uklad sterujacy z wyprowadzonymi wemi sygnalow CLK, GATE oraz wym sygnalu OUT; c) rejestr sterujacy; d) 2 8-bitowe bufory we oraz 2 8-bitowe bufory wy.
72.z ilu liczników składa się układ 8253, w jakich trybach można je programować. Układ 8253 składa się z 3 niezależnych liczników i może pracować w 6 trybach: Tryb 0 - zliczanie impulsów; Tryb 1 - generator pojedynczego impulsu (uniwibrator); Tryb 2 - dzielnik częstotliwości (licznik mod n); Tryb 3 - generator impulsów prostokątnych; Tryb 4 - generator impulsu pojedynczego wyzwalany programowo; Tryb 5 - generator impulsu pojedynczego wyzwalany sprzętowo
73. sposoby czytania i pisania z/do licznika w programowalnym układzie liczników 8253 odczyt: a) z uprzednim wstrzymaniem zliczania na czas odczytu za pomocą sygnału GATE; b) bez wstrzymywania zliczania impulsów na czas odczytu.
Podobnie można wpisywać dane do licznika.
75.przeznaczenie we bramkujacych(GATE) w licznikach 8253 GATE-wej. syg. aktywujacych (bramkujacych) liczniki w ukl. 8253
Za pomoca syg. wej. GATE można sterowac zliczaniem impulsow.Zliczanie odbywa się tylko przy GATE=1
76.parametry poj. Licznik (pojemnosc, sposób liczenia , itd.) Każdy licznik może być indywidualnie programowany dla licznika w kodzie bin lub w kodzie BCD. Zliczaniu podlegaja opadajace zbocza syg. wprowadzanych na wej. CLK. Syg. te mogą być zarówno syg. wyj generatora impulsow z czestotliwosci do 2 MHz(licznik pracuje wtedy jako zegar odmierzajacy zadane przedzialu czasu)jak i do syg.generowanych aperiodycznie przez przycisk lub czujnik polozenia (licznik zdarzen)
77.Ile miejsca w przestrzeni adresowej zajmuje ukl. programowalnych licznikow 8253 i z czego to wynika? Uklad programowalnych licznikow 8253 zajmuje w przestrzeni adresowej 4 bajty. Jest to spowodowane potrzeba zaadresowania trzech licznikow ukladu oraz rejestru slowa buforowego. Operacja taka zas jest możliwa do wykonania na 2 bajtach. Ewentualnie w zaleznosci od aplikacji ukladu mogą być wykorzystane 3 bajty, gdzie bit trzeci będzie niosl sygnal ~CS (CHIPSELECT)
78. zastosowanie programowalnych licznikow 8253 programowalny dzielnik czestotliwosci
79.polprzewodnikowe pamieci stale 1) programowane maska u producenta (ROM); 2) programowane przez uzytkownika: a) pamieci kasowane ultrafioletem - EPRO; b)pamieci kasowane elektrycznie - E^2PROM; c)pamieci FLASH
80. pamieci o swobodnym dostepie (RAM) pamieci statyczne (SRAM) oraz dynamiczne (DRAM)
81. Co to sa pamieci polprzewodnikowe statyczne Pamieci o dostepie swobodnym statyczne przechowuja. Informacje w rejestrach zbudowanych z przerzutnikow. Przechowuja one wpisana informacje bez dodatkowych zabiegow tak dlugo, dopóki jest obecne napiecie zasilania
83.roznica pomiedzy czasem cyklu a czasem dostepu dla pamieci statycznych RAM Podstawowye parametry dynamiczne. Czas cyklu to min odstep miedzy kolejnymi prawidlowymi zapisami lub odczytami. Czas dostepu to min czas pomiedzy poczatkiem cyklu odczytu okreslonego zmiana adresu lub jednego z sygnalow sterujacych a pojawieniem się danej na wy pamieci
84.zastosowanie pamieci typu FLASH jeden z rodzajow pamieci stalych programowanych przez uzytkownika. Sa to pamieci nieulotne. Nie wystepuje tu jawnie proces kasowania. Maja wbudowany rejestr polecen. Pamieci typu FLASH sluza do przechowywania systemu operacyjnego lub oprogramowania mikrokontrolera. Sklada się z blokow: a) do przechowywania procedur startowych systemu; b) do przechowywania zmiennych parametrow systemu; c)do przechowywania pozostalej powstalej czesci programu
85. rodzaje pamieci nielotnych FLASH standardowe - o organizacji podobnej do E^2PROM; kasowane blokami; kasowane plikami
86.odswiezanie pamieci dynamicznych Pamiec operacyjna komputera jest pamiecia dynamiczna. Nosnikiem informacji sa w niej ladunki elektryczne uwiezione w krysztale polprzewodnika. Na skutek bedacych nie do ominiecia właściwości fizycznych materialu ladunki te uchodza do podloza ukladu scalonego tak wiec komorkapamieci dynamicznej pozostawiona sama sobie ma tendencje do stopniowej utraty informacji. Aby temu zapobiec informacje zmagazynowana w komorce należy co pewien czas odswiezac. Charakterystyczna cecha tego rodzaju pamieci jest to, ze kazda operacja odczytu komorki pamieci powoduje automatycznie jej odswiezenie. Poszczegolne komorki pamieci zorganizowane sa w wiersze i kolumny. Organizacja taka sprawia, ze odczyt dowolnej z komorek powoduje jednoczesne aktywowanie calego wiersza lub kolumny zaleznie od organizacji bloku DRAM
88. role w systemach miP pamieci stalych i o dostepie swobodnym (RAM). Pamieci o dostepie swobodnym umozliwiaja wpisywanie i odczytywanie informacji z czasem prktycznie niezaleznym od miejsca pobytu informacji w pamieci; Pamiec stala umozliwia podczas wspolpracy z innymi elementami mikrosystemu wylacznie odczytywanie swojej zawartosci.
Pamieci o dostepie swobodnym sa ulotne, tzn gubia informacje w przypadku zaniku napiecia zasilania , natomiast pamieci stale nie gubia zapisanej informacji pzry zaniku napiecia zasilania.
89.zalety i wady pamieci RAM typu: statyczne i dynamiczne. Pamieci statyczne przechowuja wpisana informacje bez dodatkowych zabiegow tak dlugo, dopoki jest obecne napiacie zasilania. Pamieci dynamiczne maja tendencje do samorozladowywania sie, co pociaga za soba potrzebe okresowego doladowania (odswierzania) z okresem od ulamka do kilku milisekund.
90.najprostsza definicja czasu dostepu do pamieci. Min czas pomiedzy poczatkiem cyklu odczytu okreslonego zmiana adresu lub jednego z sygnalow sterujacych a pojawieniem sie danej na wy pamiecii.
91.Przypadki stosowania pamieci stale reprogramowalnych (np. EPROM) w celu przechowywania danych (programow) bez podtrzymywania zasilania danego ukladu pamieci (uzywa się tych ukladow w BIOSach). Ze względu na właściwości, które pozwalaja na skasowanie zawartosci pamieci EPROM (za pomoca swiatla ultrafioletowego). Programy zawarte w tych pamieciach mogą być aktualizowane i poprawione.
92. sygnaly sterujace w pamieciach polprzewodnikowych ~CS - aktywny zerem - selekcja konkretnego ukladu; ~WE - aktywny zerem - zezwolenie na zapis do pamieci; ALE - do zatrzasniecia adresu (rozdziela dane od adresu dla multipleksera); ~RAS; ~CAS - w pamieciach dynamicznych wykorzystywane przy odswiezaniu; ~OE - uaktywnia wy- procesor będzie czytac z pamieci
93. definicje czasu cyklu dla pamieci polprzewodnikowych min odstep miedzy kolejnymi prawidlowymi odczytami i zapisami
96.sposoby laczenia pamieci w wieksze bloki a)zwiekszenie dlugosci slowa; b)zwiekszenie przestrzeni adresowej (metoda wymaga dekodera adresowego). Organizacja: N slow* n bitow powoduje zwiekszenie K*2^(m-n) razy
97.pamieci etykietowe Sa stosowane jako szybkie pamieci buforowe. 2 dodatkowe nowe cykle pracy: cykl porownania; cykl zerowania
98.praca w trybie O w programowalnym ukladzie portow we/wy 8255. Dla ukladu 8255 pracujacego w trybie O każdy port może być wem albo wym: a) dane przesylane sa bez potwierdzenia (miP nie jest informowany czy poprzednia informacja zostala wykorzystana, a pobierajac dane nie wie, czy one sa); b) dane wy w tym trybie sa zatrzaskiwane w rejestrze; c) dla danych wejsciowych nie ma rejestru zatrzaskowego dane sa widziane tylko gdy sa na we
99.wprowadzanie danych z miP przez uklad 8255 pracujacy w trybie 1 do urzadzenia zewn Jest to sytuacja, gdy porty tego ukladu sa wym. Dane przesylane sa za potwierdzeniem (hand shaking) Dane przesylane sa pamietane (porty PA, PB)
100.przeznaczenie lini sterujących w przypadku pracy portu B (8255) pracującego w trybie 1 jako wea) INTRB - żądanie przerwania , ustawiane gdy ~STBB=1, IBFB=1 i INTEB=1 a zerowane przez opadające zbocze ~RD; b) INTEB -jest ustawiane i zerowane za pośrednictwem bitu PC2; c) IBFB - sygnał zapełnienia wejściowego rejestru zatrzaskowego (ustawiany przez ~STB=0 i zerowany przez narastające zbocze ~RD); d) ~STB - sygnał strobu , wpisujący dane do wejściowego rejestru zatrzaskowego przy ~STB=0
101. praca portu A pracującego jako wejście w trybie 1 Portem A pracującym jako we w trybie 1 sterują następujące sygnały: ~STBA , IBFA , INTRA .Żądanie przerwania przez układ 8255 w tej konfiguracji powoduja 2 sygnały: ~STB=1 i IBF=1. Oznacza to, że bufor wejściowy jest pełen i należy odczytać dane. Opadające zbocze sygnału ~RD ustawia z powrotem sygnał INTR na 0 . Natomiast narastające zbocze zeruje sygnał IBF (bufor wejściowy jest wtedy pusty)
102.praca portu A jako wy w trybie 1 ukł. 8255 (wykres czasowy) Sygnał ~WR - aktywny oznacza wpisanie danej do bufora wyjściowego, od tej chwili układ wysyła rządanie przerwania. Narastające zbocze sygnał ~WR ustawia ~OBF na zero (aktywne). Opadające zbocze ~ACK (potwierdzenie odebrania danej) ustawia ~OBF na 1(nieaktywne), a narastające zbocze ~ACK, oraz ~OBF=1 i ~WR=1 kończy rządanie przerwania
103.nazwy i znaczenie sygnałów sterujących 8255 dla trybu 1. IBF - bufor wejściowy pełen~OBF - bufor wyjściowy pełen; INTR - rządanie przerwania; INTE - zezwolenie na rządanie przerwania; ~STB - sygnał infurmujący iż dana jest w rejestrze wejściowym; ~ACK - sygnał informujący że dana została odczytana
104.Jeśli w 8255 port A pracuje w trybie 2 to w jakich trybach mogą pracować pozostałe porty?W tej sytuacji port B może pracować w trybie 0 lub 1 a port C stanowi wtedy linię sterującą, w trybie 2 może pracować port A
106. praca w trybie 2 8255 W trybie drugim może pracować tylko port A. Port A jest jednocześnie wejściem i wym . Port B może w tym czasie pracować w trybie 0 lub 1, a port C jest odpowiedzialny za sygnały sterujące. Sygnały sterujące są nastepujące: IBF- bufor wejściowy pełen; ~OBF- bufor wyjściowy pełen; INTR - żądanie przerwania; INTE - zezwolenie na rządanie przerwania; ~STB - sygnał infurmujący iż dana jest w rejestrze wejściowym; ~ACK - sygnał informujący że dana została odczytana
107.różnice w pracy portów A i B dla 8255 w trybach 0 i 1. W obu trybach porty mogą pracować zarówno jako we i wy . Różnica polega na tym , że w trybie 0 nie mają one bufora we (wy jest), dane odbierane „widoczne” będą tylko przez moment „bycia” na we, trybie 1 są zarówno bufory wy jak i we.
108.rola wewn przerzutnikow INTE w trybie 1 i 2 dla 8255. W obu tych trybach przerzutniki maskujące INTE służą do blokowania i odblokowywania żądań przerwań. Za ustawianie tych przerzutników odpowiedzialne są poszczególne bity portu C, które mogą być ustawione przez odpowiednie słowa sterujące .
109. sygnały którymi 8255 komunikuje się z miPem. ~RD - koncowka czytania; ~WR - koncowka zapisu; ~CS - koncowka wejsciowa wyboru elementu; RESET - zerowanie rejestrow
110.w jakim stanie znajduje się uklad 8255 po jego wyzerowaniu. Zerowane są rejestry zatrzaskowe tego ukladu, a sygnaly sterujace sa ustawiane na nieaktywne.
111. rola wewn przerzutnikow INTE w trybie 2 (schemat wewn układu 8255 ilustrujący pracę przerzutników). Umożliwiają one programowe blokowanie lub odblokowywanie sygnału rządania przerwania (INT) poprzez ustawienie bitów portu C przez odpowiednie słowa sterujace.
114. W jakiej kolejnosci przesylane sa bity podczas transmisji szeregowej i od czego zalezy ich szybkosc w sterowniku 8251 Przed rozpoczeciem transmisji danych miP musi wpisac do niego 2 slowa programujacego jego dzialanie: slowo trybu i slowo sterujace. Slowo trybu musi zostac wprowadzone bezposrednio po wykonaniu operacji RESET. Po wprowadzeniu slowa trybu mikroK wprowadza do elementu 8251 albo znak SYNC dla transmisji synchronicznej z nastepujacym slowem sterujacym albo bezposrednio slowo sterujace dla transmisji asynchronicznej. Szybkosc transmisji w 8251 zalezy od bitow D0 i D1 w slowie trybu i od czestotliwosci impulsow generatora wprowadzanych na we ~TxC i ~RxC. Dla transmisji synchronicznej predkosc jest rowna bezposrednio czestotliwosci impulsow tego generatora. Dla transmisji asynchronicznej (D1|D0-czestotl zegara):01-1; 10-1/16; 11-1/64
115/118.istota transmisji szeregowej synchronicznej realizowanej przez sterownik 8251 przesylane sa najpierw 2 bajty: bajt trybu i slowo sterujace, gdzie transmisje synchroniczna sygnalizuja bity D0 i D1 jako 1 w slowie trybu. Po zsynchronizowaniu (wysyla sygnal SYNDET po wykryciu znaku synchronizacji SYNC) zostaja wysylane dane. W przypadku, gdy uklad 8251 jest na wy TxE nie zaistnieje sygnal 1 (Transmitter empty)
116. sposoby zwiekszenia dopuszczalnej dlugosci linii transmisyjnej przesylania danych metoda szeregowa RS 423A - Niesymetryczny do 10 odbiornikow wieksza szybkosc odleglosci do 1200m; RS 422
117.wady standardu transmisji szeregowej RS 232C Niedogodnoscia normy RS-232C sa poziomy stosowanych sygnalow napieciowych z przedzialu od 5V do 25V oraz od -25V do -5V i pochodzace z okresu elektroniki lampowej i niekompatybilne z poziomami TTL: niska szybkosc transmisji; tylko 1 nadajnik i 1 odbiornik; mala odpornosc na zaklocenia
119.czym rozni się tryb transmisji synch od asynch 8251 synch - przesylany nieprzerwany strumien bitow, jeżeli nadajnik nie ma danych to przesylane sa znaki synchronizacji; Asynch - przesylany znak, po nim może być dowolnie dluga cisza; Oba tryby wymagaja przeslania poza danymi informacji o poczatku i koncu danych (ramki).Glowna roznica polega na tym, ze przy transmisji asynch dodanie ramki jest wymagane przy transmisji kazdego znaku (bity startu i stopu), natomiast przy synch dla calego bloku danych (slowo trybu)
120. sposoby zerowania sterownika transmisji szeregowej 8251 Operacja RESET można wykonac albo zewnetrznie za pomoca sygnalu RESET=1 albo wewn za pomoca odpowiednio dobranego bitu slowa sterujacego
122.rola nadajnika i odbiornika linii wspolpracujacych ze sterownikami transmisji szeregowejPozwala na przesylanie danych na dalsze odleglosci oraz konwersje napiec na okreslone poziomy (+12 -12)
123.sygnaly sterownika transmisji szeregowej sluzace do wspolpracy z modemem ~DSR - sygnal wejsciowy ogolnego przeznaczenia stosowany również do sygnalizacji gotowosci modemu do pracy. Może on być testowany przez miP na drodze czytania slowa statusowego.; ~DTR - sygnal wyjsciowy ogolnego przeznaczenia stosowany do sterowania modemem. Może być wyzerowany na drodze ustawienia odpowiedniego bitu w slowie sterujacym.; ~RTS - sygnal wyjsciowy ogolnego przeznaczenia stosowany do sterowania modemu. Może być wyzerowany na drodze ustawienia odpowiedniego bitu w slowie sterujacym; ~CTS - sygnal 0 umozliwia el 8251 transmisje danych szeregowych jeżeli bit TxEN w stosie sterujacym jest rowny 1; TxRDY - sygnal 1 na wy informuje miP o gotowosci przejscia przez 8251 nowej danej. Sygnal może sluzyc jako zadanie przerwania, gdyz jest maskowany przez bit TxEN=0 w slowie sterujacym. Sygnal TxRDY jest wyzerowany przez narastajace zbocze; ~WR z chwila otrzymania nowej danej od miP; TxE - sygnal 1 na tym wy informuje, ze element 8251 nie ma już zadnej danej do przekazania. Z chwila otrzymania nowej danej od miP sygnal ten przyjmuje wartosc 0; ~TxC - na we to wprowadza się impulsy generatora okreslajacego predkosc nadawania; RxRDY - sygnal 1 na tym wy informuje miP o gotowosci przekazania przez 8251 nowej danej. Sygnal jest zerowany przez narastajace zbocze ~RD z chwila czytania danej przez miP; ~RxC - na we to wprowadza się impulsy generatora okreslajacego predkosc odbierania danych szeregowych. Narastajace zbocze ~RxC wprowadza dane szeregowe do 825; SYNDET/BRKDET - w przypadku transmisji szeregowej synchronicznej koncowka ta jest koncowka SYNDET i może być wem lub wym zaleznie od wyboru odpowiedniego bitu slowa sterujacego.
124.sygnaly sprzetowego potwierdzenia przesylania danych? ~DTR ,~RTS, ~CTS, ~DSR
126/127. programowanie trybu pracy sterownika 8251 bezposrednio po zerowaniu sprzetowym a zmiana trybu gdy sterownik juz wczesniej zaprogramowano. Programowanie bezposrednio po zerowaniu sprzetowym odbywa sie natychmiast, to znaczy ze slowo modu mozemy podac od razu po tym zerowaniu, gdy sterownik wczesniej zaprogramowano trzeba go zrestartowac programowo odpowiednia sekwencja rozkazow: mov al, 0 | mov dx, adr_8251+1 | out dx, al {*4 razy} | mov al, 40H {zerowanie} | out dx, al{programowe slowo trybu}
128/133.warunki aby wyslac znak ze sterownika tr. Szeregowej 8251. A) el. 8251 musi byc uaktywniony przez stan niski na we CS; B) musi byc ~RD=0 i ~WR=1; C) gdy C/~D=0 na magistrali danych pojawia sie dane; D) musza byc jakies dane do przekazania, co sygnalizuje sygnal TxE=0; E) w przypadku transmisji asynch na linii TxD jako pierwszy musi sie pojawic bit START; F) w przypadku transmisji synch ciag przesylanych sygnalow musi byc poprzedzony znakiem SYNC
129.funkcje sygnalu ~CTS w sterowniku USART 8251. ~CTS (CLEAR TO SEND) - sygnal 0 na tym we umozliwia elementowi 8251 transmisje danych szeregowych, jezeli bit TxEN w slowie sterujacym jest rowny 1. Jezeli podczas transmisji nastapi ~CTS=1 lub TxEN=0, to przed zakonczeniem transmisji zostana wyslane wszystkie te dane , ktore zostaly juz przekazane do elementu 8251.
130.slowo statusu sterownika USART 8251 a) DSR - sygnalizacja stanu gotowosci elementu zewnetrznego modemu; b) SYNDET=0 - tak jak w pyt.123 - koncowka we/wy sygnalizujaca wykrycie znaku synchronizacji; c) FE - blad ramowania (tylko dla tr.asynch). FE=1 jezeli brak bitu STOP na zakonczenie znaku; nie przerywa to pracy el. 8251. FE=0 jezeli bit ERslowa sterujacego jest rowny 1; d) OE- blad pominiecia; e) PE - blad parytetu(parzystosci) PE=1 jezeli wykryto blad nie przerywa to pracy el.825; f) TxEMPTY - koncowka wyj sygnalu zakonczenia wysylania danych bitowo-szeregowych; g) RxRDY - sygnal gotowosci odbiornika; h) TxRDY - 1 oznacza ze rejestr we nadajnika jest pusty. W odroznieniu od bitu TxRDY z koncowki el.8251 bit TxRDY slowa statusowego nie jest maskowany przez TxEN
131.role sygnalu zegarowego doprowadzonego do koncowki CLK ukladu 8251. we CLK jest we-m generatora impulsow sprzeganym w przypadku pracy w systemie miP 8080 z wym fi2 generatora impulsow taktujacych 8224. Czestotliwosc CLK musi byc co najmniej 30 razy wyzsza od wymaganej predkosci transmisji danych.
132.zdarzenia w ukladzie 8251 gdy na linii odbiornika pojawi sie kolejny znak pomimo nie odczytania poprzedniego. W slowie statusowym blad pominiecia OE=1, jezeli procesor nie odczyta znaku przed pojawieniem sie nastepnego; nie przerywa to pracy el.8251.
134.szybkosc transmisji szeregowej podczas pracy z sterow. Trans szer. 8251 zalezy od bitow D0 i D1 w slowie trybu. (D0|D1): 00-tr. Synch; 01-predkosc transmisji 1x czest. Zegara; 10-1/16xf; 11-1/64xf; ~TxC (TRANSMITTER CLOCK) - na we wprowadza sie impulsy generatora okreslajacego predkosc trans nadawania. W przypadku trans synch predkosc ta rowna jest czest. impulsow lub generatora; ~RxC (RECEIVER CLOCK) - na we wprowadza sie impulsy generatora okreslajacego predkosc odbierania danych szeregowych.
135.roznica w programowaniu szybkosci trans szereg realizowanej przez sterownik 8251 i 8250. Sterownik UART 8250 - tylko trans. asynch, predkosc trans moze byc ustawiana za pomoca wewn dzielnika; szybkosc trans=CLK/16x; W przypadku 8251 predkosc trans ustawia sie w slowie modu i moze ona wynosic 1x,1/16 x,1/64x f generatora.
136. Ile miejsca w przestrzeni adresowej zajmuje sterownik 8251. 2 bity
137.sygnaly do realizacji wspolpracy sterownika USART 8251 w trybie przerwaniowym. TxD - linia nadajnika; TxC - zegar decyduje o szybkosci trans; TxRDY - wskazuje czy bufor jest pusty(1) czy nie(0), zgloszenie przerwania w trybie przerwaniowym; TxE - mowi o tym czy rejestr przes. i bufor jest pusty
138.roznice sterownikow 8251 i 8250. 8250 - transmisja asynch szer. danych 5-7, l.stopow 1 i 1,5 i 2 ,predkosc trans ustalona programowo wew.Dzielnikiem;
8251 - transmisja asynch i synch
139.formaty transmisji szeregowej I2C. a)Urządzenie MA nadajnikiem, SL odbiornikiem.[Start|adrSL|R/~W|ACK|dane|ACK|S|M|Stop]; b)Urządzenie master po zaadresowaniu slave staje się odbiornikiem.[S|adres|R/~W|ACK|dane odbierane|ACK|dane|ACK|stop]; c) Kombinacja: urz. Raz N Raz O [S|adres|R/~W|A|dane|A/~A|Sp powtorny|adres wartosci stanu|R/~W|A|dane|A/~A|P]140.elementy skladajace sie na format transmisji szeregowej I2C. bity startu; adres urządzenia (7 bitów); 1 bit mówi odczyt czy zapis; bit potwierdzenia; bity danych; bity stopu
141.podzespoly funkcjonalne zawieraja mikrokontrolery jednoukladowe ogolnego zastosowania. ALU; RAM + ROM <= programowalny podczas produkcji; rejestry; licznik rozkazow; porty wej/wyj; dekoder rozkazow; bufory
142.sposoby dolaczenia do systemu miP elementow jak klawiatury,wyswietlacze, sterowniki przekaznikami itp. porty szeregowe, równoległe; zatrzaski; dekodery klawiatrury; magistrale
145.przeslania realizowane przy pomocy sterownika DMA. a) Przesłanie pojedyncze.W wyniku zgłoszenia DMAC przesłanie bajt po bajcie; b) Przesłanie blokowe. W wyniku zgłoszenia realizowane do chwili zakończenia transmisji; c) Przesłanie na żądanie. W sposób ciągły dopóki zgłoszenie jest aktywne.
146. role bramki trojstanowej. pełni rolę bufora i pozwala na wprowadzenie linii w stan wysokiej impedancji, co pozwala na odłączenie układu od magistrali(uwolnienie magistrali). wykorzystywana do tworzenia buforów dwukierunkowych.
147.dlaczego w systemach miP wy stosowanych elementow (ukladow) najczesciej musza byc trojstanowe. Jeżeli podłączymy do układu kilka innych układów to we i wy układu pierwotnego mogą nie wytrzymać tak dużego obciążenia. Jeżeli każdy z układów będzie buforowany przez takie bramki to wszystkie szyny łączące nie używane układy z układem pierwotnym mogą być odłączone od niego za pomocą tych bramek (jest to przejście w stan wysokiej impedancji). Zmniejszy to obciążenie we i wy układu pierwotnego.
148.funkcje ukladow sprzegajacych system miP z obiektem. a) mogą buforować mało obciążalne wej/wyj; b) mogą zatrzaskiwać informacje
149. sposoby stosowane dla eliminacji zaklocen w ukladach (modulach) sprzegania systemow miP z obiektem. bramki Shmita(rys);odsprzęganie zasilania przez kondensator. (to eliminuje szpilki)
150. rodzaje ukladow stosowane dla zwiekszenia obciazalnosci linii wyjsciowych miP. Bufory trójstanowe(rys)