Politechnika Częstochowska

Laboratorium Elektroniki

Ćwiczenie 8

Temat: Elementy układów cyfrowych

Wydz. el.

Gr. dz.

Rok III

godz:

Sprawozdanie

1. Charakterystyka wejściowa bramki NAND.

UI [V]	0,1	0,2	0,4	0,6	0,8	1,0	1,2	1,3	1,4	1,5	1,6	2,0	5,0
II [mA]	1,11	1,05	0,95	0,90	0,85	0,75	0,65	0,60	0,55	0,10	0	0	0

2. Charakterystyka wyjściowa bramki NAND w stanie wyłączonym.

I0H [mA]	0	1	3	5	7,5	10	15	20	26
U0H [V]	3,5	3,4	3,1	3,0	2,8	2,5	1,7	1,0	0,07
RL [k]	100	3,8	1,1	0,7	0,39	0,25	0,12	0,06	0

3. Charakterystyka wyjściowa bramki NAND w stanie załączonym.

I­0L [mA]	0	1	3	7,5	10	15	20	25	30	40	50
U0L [V]	0,063	0,075	0,12	0,15	0,16	0,185	0,24	0,28	0,31	0,38	0,50

4. Charakterystyki przejściowe bramki NAND.

UI [V]	0	0,5	0,6	0,7	0,8	0,9	1,0	1,1	1,2	1,3	1,4	1,5	3,0	5,0
U0 [V]	3,5	3,7	3,6	3,6	3,6	3,5	3,4	3,2	3,0	2,6	1,9	0,07	0,06	0,06	No=0
	3,4	3,6	3,5	3,5	3,4	3,2	3,0	2,8	2,7	2,4	1,8	0,19	0,16	0,16	No =10

- bramka nieobciążona

- bramka obciążona na wyjściu

Seria1 - bramka nieobciążona

Seria2 - bramka obciążona

4. Badanie układu licząco-dekodującego

Licznik pracujący w cyklu modulo N=7

Wnioski

Powyższe ćwiczenie przebiegało w dwóch etapach. Pierwszy etap polegał na wyznaczeniu kilku rodzajów charakterystyk bramki logicznej NAND: charakterystyki wejściowej, wyjściowej w stanie wyłączonym, wyjściowej w stanie załączonym oraz charakterystyk przejściowych.

W drugim etapie ćwiczenia badaliśmy układ licząco-dekodujący zliczający impulsy w cyklu modulo 16. Problem ćwiczenia polegał na takim przekształceniu tego układu, aby pracował on w cyklu modulo 7. Aby zrealizować taki przypadek należy zastosować sprzężenie zwrotne na wejścia R₀₍₁₎ i R₀₍₂₎ składające się z dwóch bramek logicznych NAND. Sprzężenie zadziała w przypadku, gdy na pierwszych trzech wyjściach układu pojawią się sygnały H. Wtedy na wejściach pojawią się również sygnały H, zerując sygnały na wyjściach.

2

---