Procesory Nios II w układachKFPGA
URS
Procesory Nios II
w układach FPGA (1)
Układy FPGA umożliwiają dowolne kształtowanie implementowanego magistralę danych i instrukcji). W ramach
rodziny Nios II dostępne są 3 wersje rdzenia:
w nich systemu cyfrowego. Stwarza to możliwość zaprojektowania
 Nios II/e  economic (ekonomiczny),
znacznej części urządzenia w jednym, dużym układzie
 Nios II/s  standard (standardowy),
programowalnym, a także jego łatwe przekonfigurowanie. Możliwości
 Nios II/f  fast (szybki).
funkcjonalne implementowanych systemów cyfrowych znakomicie
Wersja Nios II/e została zaprojektowa-
zwiększają soft procesory udostępniane w postaci modułów IP core
na pod kątem jak najmniejszego zużycia
wraz z odpowiednim oprogramowaniem narzędziowym
zasobów logicznych układu FPGA. Nie ma
zaimplementowanego przetwarzania poto-
Multum możliwości ryferiów mikroprocesora w układzie FPGA. kowego, a jednostka ALU ma ograniczoną
Układy programowalne, szczególnie Jeżeli w projektowanym urządzeniu potrzeb- wydajność.
układy FPGA, są zazwyczaj wybierane do ne jest 20 portów UART oraz 15 liczników, Rdzeń Nios II/s odznacza się najkorzyst-
zadań, w których mikrokontroler, czy mikro- to wystarczy dodać do projektu odpowiednie niejszym stosunkiem wydajności obliczenio-
procesor byłyby zbyt wolne. Przecież, nie- bloki IP. Nie trzeba więc szukać na rynku wej do liczby zajmowanych zasobów logicz-
które zadania systemu cyfrowego mogą być mikrokontrolera o odpowiadających nam nych. Ma pięciostopniowe przetwarzanie
wykonywane równolegle przez proste bloki peryferiach, gdyż to projektant decyduje, potokowe oraz statyczne przewidywanie
sprzętowe. Podzielenie zadania na kilka re- jakie peryferia znajdą się w projektowanym rozgałęzień kodu programu. Wykonywanie
alizowanych jednocześnie wątków umoż- systemie. instrukcji jest przyśpieszone względem wer-
liwia jego szybsze ukończenie. Natomiast Producenci układów programowalnych sji economic poprzez możliwość zastosowa-
procesory pracują sekwencyjnie, to znaczy oferują także procesory softcore zoptymali- nia dla instrukcji pamięci cache (skraca się
przetwarzają instrukcje krok po kroku. zowane pod kątem oferowanych architektur średni czas dostępu do wolniejszej pamięci
Jednakże pomimo zalet realizacji sprzę- układów FPGA, w postaci zaszyfrowanych zewnętrznej). Instrukcje mnożenia i dziele-
towej zadań, niektóre z nich można realizo- opisów RTL. Jednym z takich mikroproceso- nia mogą być wykonywane przez sprzętowe
wać szybciej i prościej stosując mikroproce- rów jest Nios II firmy Altera. moduły układu FPGA lub przez dedykowane
sor. W systemach cyfrowych często istnieje bloki DSP (tylko w układach rodziny Stra-
potrzeba zaprojektowania obwodu sterują- Nios II tix). Mnożenie jak i przesuwanie bitowe od-
cego jego pracą  jednostki nadrzędnej. Dla Nios II jest rodziną procesorów zopty- bywa się w trzech cyklach zegarowych (przy
małych systemów, w których liczba zmien- malizowanych pod kątem układów FPGA fir- wykorzystaniu sprzętowych modułów).
nych i nastaw jest mała, taką jednostką ste- my Altera. Są to 32-bitowe mikroprocesory Nios II/f (fast)  jest najbardziej rozbu-
rującą może być prosty układ sekwencyjny. o architekturze harwardzkiej (mają osobną dowanym i najwydajniejszym rdzeniem
W większych projektach zaprojektowanie ta-
Tabela 1.
kiego układu może być dużym wyzwaniem.
Wersja rdzenia
Zadanie sterowania pracą takiego systemu
Nios II/e Nios II/s Nios II/f
lepiej powierzyć prostemu mikrokontrole-
Minimalna zajętość Mała zajętość
rowi.
Możliwości aplikacyjne Wysoka wydajność
zasobów układu zasobów
W wielu aplikacjach niezbędne jest więc
DMISP/MHz 0,15 0,74 1,16
stosowanie tandemu: układ FPGA + mikro-
Wydajność max DMIPS 31 127 218
kontroler lub mikroprocesor. W takiej konfi-
max f 200 MHz 165 MHz 185 MHz
guracji układ FPGA odpowiedzialny jest za
max
Zajętość zasobów <350 ALM <700 ALM <900 ALM
wykonywanie krytycznych pod względem
Przetwarzanie potokowe  5 stopni 6 stopni
czasu wykonywania zdań systemu a mikro-
Przestrzeń adresowa 2 GB
kontroler steruje jego pracą i odpowiada za
cache  512 B  64 kB 512 B  64 kB
komunikację z użytkownikiem. Jednakże Szyna
instrukcji
Dostęp potokowy  tak tak
dodanie do układu FPGA układu mikrokon-
trolera zazwyczaj powoduje zwiększenie za- Przewidywanie rozgałęzień kodu  statyczne dynamiczne
potrzebowania urządzenia na prąd. W takim
cache   512 B  64 kB
Szyna
przypadku zewnętrzny mikrokontroler może
obejście pamięci
danych
  tak
być zastąpiony procesorem typu softcore,
cache
czyli implementowanym w układzie progra-
sprzętowe
 3 cykle zegarowe 1 cykl zegarowy
mnożenie
mowalnym.
Procesory sofcore są oferowane w po- ALU sprzętowe dzielenie  opcjonalnie opcjonalnie
staci kodu przygotowanego w języku opisu
1 cykl
przesuwanie bitowe 1 bit na cykl 3 cykle
(barrel shifter)
sprzętu (HDL), takim jak VHDL, Verilog lub
Wsparcie dla instrukcji
w postaci sieci połączeń RTL. Takie podej-
tak
użytkownika
ście umożliwia utworzenie dowolnych pe-
ELEKTRONIKA PRAKTYCZNA 10/2010 97
KURS
Rysunek 1. Schemat blokowy procesora Nios II
z rodziny Nios II. Ma on 6-stopniowe prze- Na rysunku 1 przedstawiono schemat Układy programowalne umożliwiają
twarzanie potokowe oraz dynamiczne prze- blokowy rdzenia procesora Nios II. Kolo- również modyfikację rdzenia uwzględnia-
widywanie rozgałęzień kodu, pamięć cache rem niebieskim oznaczono podstawowe jącą potrzeby projektowanego systemu cy-
dla danych i instrukcji oraz możliwość do- moduły, a kolorem fioletowym moduły frowego. Procesory Nios II mają rozszerzal-
łączenia jednostki MPU lub MMU (daje to opcjonalne. Możliwość dowolnego konfi- ną listę instrukcji, o instrukcje projektanta.
możliwość uruchomienia systemu opera- gurowania jest niewątpliwą zaletą proce- Oznacza to, że projektant systemu mikropro-
cyjnego, takiego jak Linux). Jednostka ALU sorów softcore. Opcjonalne bloki rdzenia cesorowego może dołączyć do rdzenia Nios
może wykonywać operację mnożenia oraz Nios II mogą być dołączane tylko wtedy, II układ logiczny rozszerzający możliwości
barrel shifter w jednym cyklu zegarowym. gdy są potrzebne, dzięki czemu nieużywa- wbudowanej jednostki arytmetyczno-logicz-
Zajmuje około 25 % więcej zasobów niż ne bloki nie zajmują zasobów układu pro- nej. Przykładem takich własnych instrukcji,
w wersji standard. gramowalnego. są dostępne w środowisku projektowym blo-
ki IP wykonujące obliczenia zmiennoprze-
cinkowe czy zmieniające kolejność bajtów
w słowie (z Big endian na Little endian i od-
wrotnie). Instrukcje te są dostępne dla pro-
gramisty w postaci makr języka C.
Peryferia są dołączane do rdzenia Nios II
za pośrednictwem magistrali Avalon. W sys-
temie cyfrowym z magistralą Avalon może
pracować wiele układów nadrzędnych (ma-
ster) i podrzędnych (slave). Transfer danych
odbywa się poprzez odczyt z adresu lub za-
pis danych pod określony adres w przestrze-
ni adresowej systemu. Firma Altera oferuje
Fotografia 2. Zestaw ewaluacyjny Nios II Development Kit Cyclone II Edition bogatą bibliotekę peryferiów dołączanych
98 ELEKTRONIKA PRAKTYCZNA 10/2010
Procesory Nios II w układach FPGA
nixie.ep.com.pl
do magistrali Avalon. Są wśród nich popu- przy użyciu bezpłatnych narzędzi projek- (PHY), wyświetlacz LCD, złącza DB9 i kart
larne w typowych mikrokontrolerach, takie towych dla procesora Nios II/e. Zaprojekto- pamięci Compact Flash, diody LED, przyci-
jak UART, SPI, timery, kontroler DMA, porty wane systemy cyfrowe dla rdzenia Nios II/e ski, dwucyfrowy wyświetlacz LED oraz pa-
GPIO czy kontrolery pamięci zewnętrznych można bez większego wysiłku przystosować mięci: 16 MB DDR SDRAM, 1 MB synchro-
(np.: SDRAM, Flash, DDR). Do rzadziej spo- dla wyższych wersji. Co więcej zmianę taką nicznej SRAM i 16 MB Flash.
tykanych peryferiów dostępnych w bibliote- można przeprowadzić na dowolnym etapie
ce bloków IP należą m.in. peryferia imple- projektowym i to bez potrzeby zmian kodu Co dalej?
mentujące algorytmy przetwarzania obrazu, programu. W ramach kursu dotyczącego mikropro-
kontrolery magistrali PCI-Express. Użytkow- Wszystkie przykłady, jakie będą przesta- cesorów Nios II zostanie zaprezentowana
nik może również zaprojektować własne pe- wione w kolejnych artykułach kursu przete- pełna ścieżka projektowa ich implementacji
ryferia mikrokontrolera, które będą dołącza- stowano w zestawie ewaluacyjnym Nios II w przykładowym systemie cyfrowym. Pro-
ne do magistrali Avalon. Development Kit z układem FPGA Cyclone jekty powstały przy użyciu najnowszej, dzie-
II EP2C35. Do implementacji opisanych pro- siątej wersji programu Quartus II. Omówione
Bezpłatny Nios II i narzędzia jektów w strukturze układu programowal- zostanie szczegółowo projektowanie własne-
projektowe nego zastosowano program Quartus II Web go systemu mikroprocesorowego od etapu
Firma Altera udostępnia procesory Nios Edition w wersji 10. Programy dla procesora definicji peryferiów i tworzenia projektu
II w wersji standard i fast na zasadzie płatnej Nios II zostały napisane w środowisku Nios dla układu FPGA, a także przygotowywanie
licencji. Natomiast wersji Nios II/e można II Embedded Design Suited. i debugowanie programów w języku C/C++
dowolnie używać we własnych projektach, Na fotografii 2 przedstawiono widok w środowisku Nios II EDS.
a także kompilować przy użyciu bezpłatnej zestawu ewaluacyjnego, na którym były te- Maciej Gołaszewski
wersji środowiska projektowego Quartus II stowane przykładowe projekty. Na płytce, [e-mail]
dla układów Cyclone. W dalszej części kursu oprócz układu FPGA Cyclon II firmy Alte-
przedstawiane projekty będą więc tworzone ra, znajdują się kontroler 10/100 Ehternet
R E K L A M A
24. Ąwiatowe Targi Bran"!owe PodzespoĄów
i ZespoĄów Elektronicznych
Nowe Tereny Targowe w Monachium
09. 12. listopada 2010 r.
Rejestracja online dla odwiedzajĘ%cych:
www.electronica.de/en/tickets
e
the possibilities of tomorrow.
Automotive e-Mobility Displays / e-Signage Embedded systems / software Medical / MEMS Photovoltaics
Czas na elektronik9 . Czas na przyszłoł
Ź.
Kluczowe zagadnienia, trendy i innowacyjne technologie. Komponenty, systemy i aplikacje. Prosz9
electronica 2010
odwiedziŹ ł
wiatowe targi bran"!owe electronica 2010 i ju"! DZIĄ przekonaŹ si9 jakie b9 dzie oblicze
components | systems | applications
bran"!y JUTRO.
www.electronica.de/en
Zach9 camy równie"! do odwiedzenia odbywajĘ%cych si9 równolegle do targów electronica 2010
targów hybridica, prezentujĘ%cych najnowsze rozwiĘ%zania z zakresu projektowania i produkcji
get the whole picture
elementów hybrydowych  www.hybridica.de
Kontakt: Biuro Targów Monachijskich w Polsce, tel. [phone], [e-mail]
e2010Dach-st_ElekPrakt_180x128_PL.indd 1 12.07.10 12:16
ELEKTRONIKA PRAKTYCZNA 10/2010 99
r
o
l
p
x
e