F1-101

© J. Kalisz, WAT, 2008

2

1

0

Q Q Q

+

+

Synteza dzielnika częstotliwości przez 5

• 5 stanów ► potrzebne są 3 bity (3 przerzutniki): Q

2

Q

1

Q

0

• Założenie 1:

wypełnienie

przebiegu na wyjściu Q

2

równe 2:5,

czyli przez 2 okresy zegara na wyjściu Q

2

jest stan 1,

a przez 3 okresy zegara na wyjściu Q

2

jest stan 0

• Założenie 2: układ dzielnika jest oparty na

rejestrze przesuwającym

► prostota, 3 przerzutniki D

• Założenie 3: stan początkowy Q

2

Q

1

Q

0

= 000

Tworzymy tablicę przejść stanów Q

2

Q

1

Q

0

1) zakładamy sekwencję stanów na wyjściu Q

2

: 00011

2) uzupełniamy „cofnięte wstecz” bity na pozycjach Q

1

i Q

0

podczas

przesuwu w kolejnych okresach zegara

◄Przesunięcie stanu

Q

1

na Q

2

i

Q

0

na Q

1

0

0

0

0

0

1

0

1 1

1 1

0

1 0

0

+

Przekształcamy tablicę przejść w tablicę wzbudzeń

00 01 11 10

0 001 011 110 -

po minimalizacji:

D

2

= Q

1

, D

1

= Q

0

, D

0

= Q

2

'Q

1

' =

(Q

2

+ Q

1

)'

◄ albo funkcja NAND?

◄ funkcja NOR

◄ szybki dzielnik

przez 10 (2 + 5)

•

W dzielniku przez 10, jakie jest wypełnienie przebiegu na wyjściu Q

2

?

Ćwiczenie 1: zaprojektować dzielnik przez 5 z wypełnieniem sygnału Q

2

równym 3:5

Ćwiczenie 2: zaprojektować dzielnik przez 10 z symetrycznym przebiegiem
sygnału wyjściowego (5:10)

1 000 -

- 100

Q

1

Q

0

Q

2