Reprezentacja Tablica logiczna graficzna symbolu schematyczna stanów
I1
I2
I3
Q
I1
I2
&
AND
1
1
1
1
I3
Dla innych (iloczyn logiczny) 0
stanów wejœæ I1
I2
Q
I1
=1
1
0
1
XOR
I2
0
1
1
(ró¿nica symetryczna) Dla innych stanów wejœæ 0
1
I1
Q
NOT
I1
0
1
(negacja) 1
0
I1
I1
I2
I3
Q
I2
>1
OR
0
0
0
0
I3
(suma logiczna) Dla innych 1
stanów wejœæ I1
I1
I2
I3
Q
I2
&
NAND
1
1
1
0
I3
Dla innych (negacja iloczynu) 1
stanów wejœæ Trg
On-delay Trg
Q
T
(opóŸnione za³¹czenie) T
Trg
Trg
Off-delay R
Q
(opóŸnione wy³¹czenie) T
T
R
S
R
Q
R
Latching relay 0
0
Bez zmian S RS
S
(przekaŸnik zatrzaskowye) K1
0
1
0 Kasuj K1
1
0
1 Ustaw 1
1
0