nieprawidłowych stanów mk. Zawarcie w jednej
Definicja mikrokontrolera (mk), dwie
strukturze układów cyfrowych (sterujących) i
najważniejsze cechy jego jednostki centralnej
analogowych (pomiarowych).
Układ cyfrowy z wyspecjalizowanym
mikroprocesorem i niezbędnymi do jego samodzielnej Właściwości jednostki centralnej (jc) mk,
pracy urządzeniami zawartymi w jednym układzie pojęcia: licznik rozkazów, tryby adresowania:
scalonym, jest zdolny do autonomicznej pracy. Został
Właściwości jc: Należy do grupy układów cyfrowych,
zaprojektowany do pracy w systemach kontrolno-
określanych jako układy synchroniczne i sekwencyjne.
pomiarowych oraz komunikacyjnych, stąd posiada
Synchronicznośd oznacza, że wszystkie operacje
rozbudowany system komunikacji z otoczeniem, z
wykonywane przez jc odbywają się w rytm sygnału
reguły pracuje w czasie rzeczywistym. Dwie
zegarowego. Sekwencyjnośd oznacza, że stan wyjśd jc
najważniejsze cechy jednostki centralnej to: szerokośd
zależy nie tylko od stanu jej wejśd, ale i od
szyny danych (8,16,32-bitowa, na podstawie tej
poprzednich stanów tego układu. Posiada własną
szerokości określa się typ mikrokontrolera);
pamięd (rejestry) potrzebną np. do przechowywania
częstotliwośd sygnału taktującego (zegarowego).
argumentów rozkazów niezbędnych do wykonywania
na nich określonej operacji. Licznik rozkazów jest to
Uszczegółowiona budowa mk oraz funkcję
rejestr (zawierający) wskazujący adres w pamięci
realizowane przez jego bloki:
programu spod którego pobierane są instrukcje. Tryby
adresowania: implikowane (zwane też wewnętrznymi
lub rejestrowymi), natychmiastowe, bezpośrednie,
pośrednie, indeksowe, bitowe, względne.
Zasada działania i zastosowania
podstawowych trybów adresowania:
Adresowanie implikowane dotyczy jednobajtowych
instrukcji, dla których zarówno operand jak i miejsce
przeznaczenia wyniku są określone przez słowo
rozkazowe. Tryb ten używany jest wyłącznie w
odniesieniu do wewnętrznych rejestrów jc, w tym
przede wszystkim do akumulatora. Adresowanie
natychmiastowe  operand (argument) jest podany w
jawnej postaci w kodzie instrukcji. Tryb ten może byd
Jednostka centralna realizuje program zawarty w
używany wyłącznie w odniesieniu do stałych
pamięci programu (typu FLASH). Zmienne programu
zapisanych w kodzie programu. Adresowanie
przechowywany są w pamięci danych RAM. Jednostka
bezpośrednie odnosi się do instrukcji wielobajtowych,
centralna jest taktowana zegarem, którego
w których po kodzie rozkazu następuje adres
częstotliwośd jest stabilizowana oscylatorem
argumentu umieszczonego w pamięci danych
kwarcowym. W stan początkowy mk wprowadzany
(komórki pamięci RAM). Adresowanie indeksowe
jest sygnałem RESET. Układy peryferyjne umożliwiają
polega na obliczeniu adresu przez sumowanie
odczyt sygnałów wyjściowych stosowanych do
zawartości specjalnie przeznaczonego do
sterowania układami mse.
indeksowania rejestru, nazywanego rejestrem
indeksowym, z adresem bezpośrednim, zapisywanym
Cechy mk wyróżniające go spośród innych
w instrukcji (lub odwrotnie  wówczas mówi się o
układów cyfrowych z wbudowanym
adresowaniu bazowym). Obliczony w ten sposób
mikroprocesorem:
adres fizyczny pamięci bywa nazywany adresem
Zamknięcie magistrali danych i adresowej wewnątrz
efektywnym. Adresowanie to jest szczególnie
układu scalonego. Stała struktura pamięci ROM/RAM.
użyteczne przy operowaniu na blokach danych.
Stałośd programu sterującego. Dostęp do rejestrów
Umieszczając w instrukcji adres początku bloku
procesora i układów we/wy poprzez mechanizmy
danych można uzyskad wygodny dostęp do kolejnych
adresowania pamięci RAM. Rejestrowa struktura
bajtów danych przez tylko samą zmianę zawartości
jednostki centralnej. Procesory boolowskie
rejestru indeksowego. Adresowanie pośrednie ma
wykonujące operacje na pojedynczy bitach w pamięci,
miejsce, gdy częśd adresowa instrukcji wskazuje na
rejestrach i układach we/wy. Bogaty zestaw urządzeo
komórkę pamięci zawierającą adres efektywny.
we/wy. Rozbudowane i szybkie układy przerwao.
Odmianą tego adresowania jest adresowanie
Różnorodne tryby i środki redukcji mocy pobieranej.
zawartością rejestrów, w którym adres efektywny jest
Rozbudowane mechanizmy kontroli i detekcji
zawarty w przeznaczonym do tego celu rejestrze lub
parze rejestrów mk. W tym przypadku identyfikacja jedną szynę danych wspólna dla danych i programu.
tych rejestrów odbywa się na podstawie słowa Dzięki temu programowanie jest ułatwione, gdyż
rozkazowego. Adresowanie bitowe dotyczy operacji dostęp do danych, programu i urządzeo we/wy
wykonywanych na pojedynczych bitach w rejestrach, odbywa się przy użyciu zunifikowanych rozkazów
komórkach pamięci i urządzeniach wejścia/wyjścia. wykorzystujących te same tryby adresowania. Zatem
Argumentem jest adres bita (adres rejestru i numer nie istnieje tu potrzeba wprowadzania specjalnych
bita w tym rejestrze). Adresowanie względne służy do rozkazów pozwalających na przepływ danych
adresowania pamięci względem adresu aktualnie pomiędzy pamięcią ROM i RAM. Do tego celu może
wykonywanej instrukcji w pamięci programu. Adres byd użyty typowy rozkaz adresowy. Tym samym
ten jest przechowywany w specjalnie do tego celu tworzenie tablic stałych, tablicy wektorów, itp. w
przeznaczonym rejestrze, nazywanym licznikiem pamięci ROM nie stanowi problemu. W tym
programu PC, licznikiem rozkazów lub wskaz
nikiem rozwiązaniu wykonywanie instrukcji wymaga kilku
instrukcji IP. Adres efektywny jest obliczany jako suma przesłao danych (najpierw bajt z kodem rozkazu, a po
zawartości licznika programu i adresu względnego, nim bajty z argumentami) po magistrali danych, co
gdzie adres względny, będący argumentem instrukcji. czyni tę architekturę zdecydowanie wolniejszą od
harwardzkiej.
Cechy architektury harwardzkiej procesorów
rdzeniowych mk: Cechy architektury RISC procesorów
rdzeniowych mk oraz pojęcie ortogonalności:
Architektura harwardzka opiera się na użyciu dwóch
oddzielnych szyn dla danych i rozkazów, dzięki czemu Architektura RISC odznacza się następującymi
w trakcie pobierania argumentów wykonywanej cechami: procesor jest zbudowany zgodnie z
właśnie instrukcji można równocześnie zacząd architekturą harwardzką. Procesor wykorzystuje
pobieranie następnego słowa rozkazowego. Skraca to przetwarzanie potokowe w celu zwiększenia szybkości
cykl rozkazowy i zwiększa szybkośd pracy. Obszary wykonywania programu. Zbiór realizowanych
adresowe pamięci danych i programu (wewnętrznych instrukcji jest ograniczony i spełnia warunki
i czasami zewnętrznych) są rozdzielone. Pociąga to za ortogonalności. Pojęcie ortogonalności oznacza
sobą niejednoznacznośd adresów, ponieważ pod tym unifikację instrukcji według następujących zasad:
samym adresem jc widzi pamięd RAM i ROM. W tym każda instrukcja może operowad na dowolnym
przypadku stosuje się inne rozkazy dla pamięci rejestrze roboczym. Procesor nie ma więc
programu i inne dla pamięci danych. Ponadto wyróżnionych rejestrów, które są specjalizowane do
magistrala danych i rozkazów mają różną szerokośd wykonywania określonych rodzajów operacji. Każda
(długośd słowa). instrukcja może wykorzystywad dowolny tryb
adresowania argumentów. Nie ma ukrytych związków
Modyfikacje architektury harwardzkiej
między instrukcjami (efektów ubocznych), które
procesorów rdzeniowych mk poprawiające
powodowałyby nieprzewidziane reakcje systemu w
przepływ danych między pamięcią programu,
zależności od kontekstu użycia rozkazów w programie.
a danych:
Kody rozkazów i format instrukcji są zunifikowane. W
szczególności wszystkie instrukcje zajmują w pamięci
Szerokośd magistrali programu jest krotnością
programu taką samą liczbę bajtów.
szerokości magistrali danych. Wprowadza się
dodatkowe bloki pośredniczące w wymianie danych
Cechy architektury CISC procesorów
między pamięcią programu, a pamięcią danych.
rdzeniowych mk:
Rozszerza się listę instrukcji o dodatkowe polecenia
obsługujące transfer danych z/do pamięci programu. Architektura CISC charakteryzuje się rozbudowaną
liczbą instrukcji (często powyżej 100). Przeciwstawia
Cechy architektury Von-Neumanna
się ją architekturze RISC. Cecha ortogonalności nie jest
procesorów rdzeniowych mk:
zachowana. Instrukcje są wąsko specjalizowane,
współpracują na ogół tylko z określonymi rejestrami i
Architektura Von-Neumanna cechuje się jednolitą
wymagają stosowania określonych trybów
przestrzenią adresową, w której wszystkie pamięci,
adresowania.
rejestry i układy we/wy są umieszczone w jednej,
wspólnej przestrzeni adresowej. W architekturze tej
Funkcje i typy pamięci zaimplementowanych
zakłada się, że podział przestrzeni adresowej na
w mk:
pamięd programu, pamięd danych oraz obszar we/wy
jest czysto umowny i zależy wyłącznie od Podział pamięci ze względu na pełnioną funkcję:
rozmieszczenia tych elementów w obszarze pamięd programu (zawierająca kod programu, tablice
adresowym podczas projektowania systemu. Mk ma stałych, wektor resetu i wektory przerwao). Pamięd
danych (przechowująca zmienne). Stos sprzętowy
Metody generacji sygnału zegarowego w mk:
(obsługi przerwao i wywołao funkcji odkładają na
Rezonator kwarcowy/ceramiczny. Zewnętrzny
niego bieżącą wartośd licznika rozkazów i po
rezonator RC. Podanie zewnętrznego sygnału
zakooczeniu działania  zdejmują ją). Pamięd EEPROM
prostokątnego na wejście OSC1. Wewnętrzny
(przechowuje zmienne lub tablice stałych, które po
rezonator RC. Wykorzystanie pośredniej syntezy
wyłączeniu zasilania nie mogą ulec skasowaniu). Typy
częstotliwości PLL.
pamięci: ROM (programowanie zawartości pamięci
następuje w procesie produkcyjnym i nie może byd
Techniki redukcji pobieranej mocy w mk i
przeprowadzone przez użytkownika). EPROM (pamięd
tryby specjalne pracy mk:
z możliwością kasowania dotychczasowej zawartości
promieniami ultrafioletowymi i wprowadzania nowej
Techniki redukcji mocy: Elastyczne sterowanie
zawartości za pomocą zewnętrznego programatora.
szybkością w zależności od aktualnych potrzeb, gdyż
Umieszczone Są w obudowach z okienkiem
zależnośd poboru mocy układów CMOS zależy od
kwarcowym w celu umożliwienia kasowania). OTP
częstotliwości pracy. Służy do tego sied dystrybucji
(pamięd typu EPROM umieszczone w obudowach bez
sygnałów zegarowych w mk. Zastosowanie dwóch
okienka kwarcowego. Dlatego możliwe jest tylko
oscylatorów, jeden pracuje z maksymalną
jednokrotne zaprogramowanie pamięci bez
częstotliwością (główny oscylator), drugi z
możliwości skasowania jej zawartości). FLASH (pamięci
częstotliwością niską. Przejście z wysokiej do niskiej
z możliwością kasowania zawartości i programowania
częstotliwości powoduje spadek pobieranej mocy o
bezpośrednio w systemie mikroprocesorowym). SRAM
około trzy rzędy. Tryby specjalne pracy mk: tryb
(pamięci RAM statyczne. Są to pamięci o krótkich
pełnej aktywności (RUN). Tryb, w którym nie pracuje
czasach dostępu, prostsze w obsłudze przez jc, ale
procesor, a pracują wszystkie urządzenia peryferyjne
droższe). DRAM (pamięci RAM dynamiczne. Są to
inaczej tryb uśpienia (WAIT/SLEEP). Tryb, w którym
pamięci taosze, ale ich obsługa przez jc jest bardziej
nie pracuje procesor, a pracują niektóre urządzenia
skomplikowana. Polega to na konieczności
peryferyjne. Tryb pełnego wstrzymania (zamrożenia)
wykonywania w krótkich odstępach czasu określonych
pracy mk  zatrzymany układ oscylatora, zatem żadne
operacji na pamięci  odświeżanie . W przeciwnym
urządzenie nie pracuje, stan rejestrów i pamięci RAM
razie dane zawarte w pamięci dynamicznej znikają).
jest  zamrożony (STOP/HALT).
Struktury mk ze względu na sposób
Sposoby wejścia i wyjścia z poszczególnych
korzystania z zewnętrznych pamięci:
trybów specjalnych pracy mk:
Mk udostępniające szyny systemowe (szyna danych,
Wejście w tryb specjalny: wykonując odpowiednią,
adresowa i sterująca) poprzez wyprowadzenia
przeznaczoną do tego celu instrukcję. Ustawiając
portów. Mk udostępniające bezpośrednio szyny
odpowiednie bity. Wyjście z trybu specjalnego:
systemowe. Mk zamknięte.
pojawienie się przerwania zewnętrznego lub
przerwania od urządzeo peryferyjnych. Reset
Zalety zamknięcia magistrali wewnątrz mk:
zewnętrzny mk. Reset wywołany przez
niezablokowany, aktualnie pracujący układ watchdog.
Zwiększenie niezawodności mikrosterownika.
Zmniejszenie poboru mocy. Zwiększenie szybkości
Przeznaczenia sygnału RESET oraz z
ródła
pracy. Zmniejszenie ilości zacisków zewnętrznych i
sygnału RESET w mk:
zwiększenie ich elastyczności.
Przeznaczenie sygnału RESET: generalnie do
Warstwowy model mk zamkniętego:
inicjalizacji pracy mk, czyli wprowadzenia go w
stan początkowy. Inicjalizacja polega najczęściej
na ustawieniu licznika rozkazów na początek kodu
programu (do licznika rozkazów wpisywany jest
wektor resetu). Urządzenia peryferyjne mk i
rejestry sterujące są ustawiane w tryb
standardowy. Uniwersalne koocówki we/wy są
ustawione jako wejścia o wysokiej impedancji, aby
minimalnie wpłynąd na otoczenie mk. Ponadto,
służy on do wprowadzenia mk w tryb
programowania lub testowania. y
ródła resetu:
reset po włączeniu zasilania. Reset wywołany
zewnętrznym sygnałem RESET. Reset programowy
wywołany przez wykonanie instrukcji RESET lub Jc nie zna z
ródła przerwania. Zatem jc musi
ustawienie odpowiedniego bita. Reset wywołany programowo przejrzed flagi przerwao wszystkich
przez układ watchdog. Reset wywołany przez układy urządzeo tak, jak przy programowym testowaniu
nadzorujące poprawnośd pracy mk. stanu urządzeo, z tą różnicą, iż wykonuje ona tę
czynnośd tylko w trakcie obsługi przerwania. Flagi
Przeznaczenie i zasada pracy licznika
poszczególnych przerwao nie są kasowane sprzętowo
watchdog w mk:
przy wejściu w obsługę przerwania, zatem należy je
kasowad programowo w trakcie jego obsługi.
Zasada pracy układu watchdog: Poprawnie pracujący
Najczęściej obsługa wszystkich przerwao jest pod
mk charakteryzuje się pewną sygnaturą
jednym, wspólnym adresem, zwanym wektorem
częstotliwościową lub czasową zawierającą się w ściśle
przerwao. Kolejnośd priorytetu przerwao zależy od
określonych granicach. Wynika to z zasady pisania
przyjętej kolejności odpytywania flag przerwao
oprogramowania na mk. Program użytkownika, po
poszczególnych urządzeo.
części inicjalizacyjnej, jest wykonywany w
niekooczącej się pętli od czasu do czasu przerywanej
Cechy systemu przerwao wektoryzowanych
przez obsługę przerwao. Program ten jest jedynym
w mk:
programem jaki znajduje się w mk  w
przeciwieostwie do komputerów PC, gdzie program Na sygnał potwierdzenia przyjęcia przerwania przez jc
użytkownika jest uruchamiany przez pracujący na urządzenie, które zgłosiło przerwanie, podaje na szynę
okrągło system operacyjny. W mk nie ma systemu danych kod indentyfikacyjny, który jest traktowany
operacyjnego. Zatem mk wykonuje tylko to co jako numer elementu w wektorze przerwao. Wektor
napiszemy. Stąd aby mk działał prawidłowo nasz przerwao reprezentuje listę adresów obsługi
program musi pracowad w nieskooczonej pętli. Pętla przerwao. Zatem każde z
ródło przerwania ma
ta jest wykonywana z określoną częstotliwością przypisany adres obsługi przerwania w pamięci
możliwą do obliczenia przez programistę. Czyli jak programu, zwany wektorem przerwania. Każdemu
program pracuje prawidłowo to rozkaz zerujący przerwaniu jest przypisany na stałe priorytet. Jeżeli
watchdog umieszczony w odpowiednim miejscu pętli pojawi się w tym samym czasie kilka przerwao to
głównej programu jest wykonywany cyklicznie z najpierw obsługiwane jest to o najważniejszym
założoną częstotliwością, tym samym watchdog jest priorytecie, a następnie według ważności priorytetów
zerowany i nie zresetuje mk. Jeżeli w jakimś kolejne przerwania. Często przerwanie o wyższym
momencie pętla ta zawiesi się lub będzie wykonywana priorytecie może przerwad obsługę przerwania o
zdecydowanie wolniej niż powinna jest to niższym. Istnieje również możliwośd zmiany kolejności
równoważne z wykryciem sytuacji alarmowej. Gdy priorytetów. Służy do tego celu rejestr poziomu
autonomiczny licznik watchdog wykryje tę sytuację priorytetów. Wejście w obsługę danego przerwania
wysyła sygnał reset zerujący mk oraz ustawia zeruje sprzętowo jego flagę przerwania.
odpowiednie bity w rejestrze przechowującym
Budowa i zasada działania linii portów
informację o przyczynach wyzerowania procesora.
równoległych:
Generalny schemat obsługi przerwao w mk:
Urządzenie peryferyjne wykrywa wystąpienie
określonego zdarzenia wymagającego reakcji mk.
Urządzenie peryferyjne zgłasza jc, za pośrednictwem
układu przerwao, żądanie przerwania. Jc przerywa
aktualnie wykonywaną sekwencję programu i
zachowuje w specjalnym obszarze pamięci (stosie),
zawartośd licznika rozkazów i wszystkie dane związane
z aktualnie wykonywanym programem. Jc przechodzi
do wykonywania programu napisanego specjalnie
przez użytkownika do obsługi danego zdarzenia (tzw.
obsługi przerwania). Po wykonaniu tego programu jc
odtwarza ze stosu dane związane z przerwanym
programem i kontynuuje wykonanie przerwanego
programu.
Czytanie danych podawanych z zewnątrz na
Cechy systemu przerwao z programowym
wyprowadzenia portu przez port polega na
przeglądaniem urządzeo w mk:
odprowadzeniu chwilowych stanów napięd na tych
wyprowadzeniach do wewnętrznej szyny danych
układu. Jest to realizowane przez uaktywnienie
Schemat blokowy i zasada działania licznika
trójstanowego bufora sygnałem  czytanie . Operacja
w mk w konfiguracji rejestratora zdarzeo:
wpisywania danej do portu powoduje, że chwilowy
stan wewnętrznej szyny danych zostaje zapamiętany
w elementach zapamiętujących poszczególnych linii i
wystawiany na wyprowadzeniach portu. Stan
wyprowadzeo portu pozostaje niezmienny, dopóki nie
nastąpi kolejna operacja wpisywania do portu.
Właściwości układów peryferyjnych mk:
Są programowalne  zadania przekazywane są im do
wykonania odpowiednimi rozkazami (ustawienie
Przed uruchomieniem zliczania program zeruje licznik
odpowiednich bitów w rejestrach konfiguracyjnych),
i określa zbocze sygnału zewnętrznego, które ma
przez wpisanie danych do rejestrów danych.
spowodowad rejestrację zdarzenia. Po wystąpieniu
Charakteryzują się dużym stopniem autonomii w
tego zbocza zawartośd licznika jest przepisywana do
stosunku do procesora rdzeniowego. Przekazane im
rejestru zatrzaskowego rejestratora zdarzeo. Układ
zadania wykonywane są samodzielnie, bez
może równocześnie wygenerowad przerwanie
zaangażowania czasu procesora. Od strony procesora
informujące jc o zarejestrowaniu zdarzenia, jeśli
układy we/wy programowane są za pośrednictwem
wcześniej ustawiono zezwolenie przerwania. W tym
magistrali wewnętrznej (przypisane im są rejestry:
układzie odczyt rejestru zatrzaskowego musi nastąpid
rejestry robocze, rejestry konfiguracyjne/sterujące,
przed wystąpieniem kolejnego zdarzenia, ponieważ
rejestry statusu). O zakooczeniu wykonywania zadao
pracujący cały czas licznik przy następnym sygnale
procesor informowany jest ustawieniem
zewnętrznym zmieni zawartośd rejestru
odpowiedniego bitu w rejestrze stanu urządzenia
zatrzaskowego.
(najczęściej flagi przerwania) lub wysłaniem sygnału
żądania przerwania o ile jest ono odblokowane. Schemat blokowy i zasada działania licznika
w mk w konfiguracji programowalnego
Schematyczna budowa układu czasowego
generatora impulsów:
mk oraz jego zasada pracy w dwóch
podstawowych konfiguracjach: Jc wpisuje do rejestru komparatora liczbę określającą
chwilę wygenerowania impulsu, po czym uruchamia
licznik. Po upływie zaprogramowanej liczby cykli
zegara, komparator wykrywa zrównanie się zawartości
licznika i rejestru. Gdy to wykryje generuje sygnał
wyjściowy o zaprogramowanej wartości. Jednocześnie
licznik może wysyład do jc przerwanie, o ile zostało
odblokowane.
Jako właściwe układy czasowe  są wtedy taktowane
wewnętrznym sygnałem zegarowym rozprowadzanym
przez układ dystrybucji sygnałów zegarowych. Timery
wykorzystywane są w programie użytkownika jako
wzorce czasu. W celu generowania wzorców czasu o
różnej długości wewnętrzny sygnał zegarowy, przed
Schemat blokowy i zasada działania licznika
doprowadzeniem do układu czasowego, przechodzi
w mk w konfiguracji generatora PWM:
przez programowalny dzielnik częstotliwości. Jako
liczniki  są one wtedy traktowane zewnętrznymi
Program zeruje licznik, po czym go uruchamia. Jeśli
sygnałami doprowadzanymi poprzez linie wejściowe
zawartośd licznika osiągnie zaprogramowaną liczbę NT
portów (czyli zliczają impulsy zewnętrzne) i
określającą okres impulsów, komparator ustawia
wykorzystywane w programie użytkownika.
przerzutnik wyjściowy. Sygnał przepełnienia licznika
określa zatem początek okresu generowanego
przebiegu. W czasie zliczania kolejnych impulsów
zegara zawartośd licznika jest porównywana z progu komparacji lub zmaleje poniżej jego. Spełnienie
zawartością rejestru szerokości impulsów, a po warunku komparacji powoduje ustawienie
zrównaniu się z nią generowany jest sygnał  = , który odpowiedniej flagi i generację przerwania, o ile nie
zeruje przerzutnik wyjściowy. Tym samym impuls zostało zablokowane. Zasada działania: Jeśli napięcie
wytwarzany przez PWM kooczy się. na pinie  + jest wyższe niż na pinie  - , wyjście
komparatora jest ustawiane na  1 (bit AC0).
Wyjście komparatora może generowad zdarzenie
sterujące licznikiem Timer/Counter1 w trybie
rejestratora zdarzeo. Sygnał AC0 może byd
również wykorzystany do wyzwalania
przetwornika A/C. Ponadto sygnał AC0 generuje
przerwanie dla warunków: pojawiło się zbocze
narastające lub opadające, jak i w trybie
przełączania.
Budowa, zasada działania i typowe
parametry wewnętrznego
przetwornika A/C w mk:
Przetwornik A/C składa się z: z układu
próbkująco-pamiętającego. Komparatora
analogowego. Rejestru aproksymującego.
Układu sterowani. Przetwornika C/A.
Multiplekserów analogowych. y
ródła napięcia
odniesienia. Niekiedy z oddzielnych linii
zasilających i masy. Zasada działania: cykl
konwersji zaczyna się od pobrania próbki
mierzonego napięcia wejściowego i
zapamiętania jej w pojemności C. Rejestr
aproksymacyjny jest zazwyczaj inicjowany w
taki sposób, ze ma ustawiony najbardziej
znaczący bit (MSB), a pozostałe bity
wyzerowane. Zawartośd rejestru reprezentuje
zatem napięcie równe połowie maksymalnego
napięcia. Wartośd ta jest zmieniana przez
przetwornik C/A na napięcie i porównywana z
napięciem mierzonym. W zależności od wyniku
porównania układ sterowania pozostawia MSB
rejestru niezmieniony albo go neguje. Pierwszy Sterowanie oraz sposoby odczytu i zapisu
przypadek ma miejsce, gdy napięcie mierzone jest danych do wewnętrznej pamięci EEPROM:
większe od połowy napięcia zakresowego, drugi gdy
Sterowanie pamięcią EEPROM odbywa się za
jest mniejsze. Po określeniu wartości najbardziej
pomocą: rejestru sterującego, w którym uruchamia
znaczącego bitu rejestru aproksymacyjnego
się procedurę odczytu lub zapisu do pamięci. Rejestru
przetwornik ustawia w rejestrze kolejny bit i powtarza
danych przechowującego daną, która ma byd wpisana
procedurę, aż do ostatniego najmniej znaczącego bitu
pod adres wskazywany przez rejestry adresu lub
(LSB). Parametry: długośd słowa. Czas konwersji.
zawiera dana odczytaną spod wybranego adresu.
Rozdzielczośd. Błąd całkowity.
Jednego lub dwóch rejestrów adresu zawierających
adres komórki pamięci EEPROM, na której będzie
Schemat blokowy, parametry i zasada
wykonana operacja zapisu lub odczytu. Odczyt z
działania komparatora analogowego w mk:
pamięci EEPROM: do rejestru adresu wpisuje się
Parametry komparatorów analogowych: próg
adres bajtu w pamięci EEPROM, spod którego chcemy
komparacji, czyli zewnętrzne napięcie podawane na
pobrad daną. Ustawiamy bit uruchamiający proces
jedno z wejśd komparatora traktowane jako napięcie
odczytu w rejestrze sterującym. Czekamy, aż ustawi
odniesienia. Warunek komparacji, tzn. co się stanie w
się flaga informująca o zakooczeniu odczytu. W
przypadku, gdy napięcie wejściowe wzrośnie powyżej
rejestrze danych znajduje się już nasza dana. Zapis do interfejs odebrał daną, ustawiona jest flaka
pamięci EEPROM: czekamy aż zakooczy się poprzedni zakooczony odbiór danej i generowane jest
cykl zapisu testując flagę informacyjną o zakooczeniu przerwanie. Odebrana dana znajduje się w rejestrze
zapisu. Do rejestrów adresu wpisuje się adres bajtu w danych.
pamięci EEPROM, do którego chcemy wpisad daną. Do
rejestru danych wprowadzamy naszą daną.
Odblokowujemy zapis do pamięci EEPROM ustawiając
odpowiedni bit lub wykonując odpowiednią
sekwencję wpisów do rejestrów sterujących.
Ustawiamy bit uruchamiający proces zapisu do
EEPROM.
Schematyczna budowa sterownika
komunikacji szeregowej w mk oraz
realizowane przez niego funkcje:
Sterownik komunikacji szeregowej realizuje dwie
funkcje: funkcję nadajnika  wysyłanie zawartości
określonego rejestru, tzw. bufora nadajnika, w postaci
Sposób łączenia za pomocą interfejsu SPI
szeregowej poprzez określone wyprowadzenia portu.
układów typu master i slave:
Oznacza to, że na wyjściu linii portu pojawia się ciąg
binarny odpowiadający zawartości wysyłanego
rejestru. W funkcji odbiornika sterownik komunikacji
szeregowej potrafi przetworzyd ciąg binarny
doprowadzony do wejścia określonej linii portu na
zawartośd rejestru, zwanego buforem odbiornika.
Format danych dla standardu UART, budowa
kontrolera interfejsu UART oraz ogólna jego
obsługa:
Format danych: transmisja zaczyna się od bitu startu,
po którym następuje osiem bitów danej (czasami
dziewięd, gdzie dziewiąty bit jest najczęściej bitem
parzystości), jednego bitu stopu. Ogólna obsługa
UART: należy najpierw ustalid prędkośd transmisji
wpisując odpowiednią wartośd do rejestru generatora
prędkości transmisji. Wybrad 8 lub 9 bitowy format
danych w rejestrze konfiguracyjnym. Odblokowad
przerwania od nadajnika i od odbiornika. Włączyd
nadajnik i odbiornik. Jeśli chcemy wysład daną, to w
celu uruchomienia transmisji wprowadzamy ją do
rejestru danych interfejsu UART. Gdy dana ma byd 9
bitowa, to przed tą operacją należy ustawid 9 bit danej
znajdujący się w rejestrze konfiguracyjnym. Przed
wysłaniem danej należy sprawdzid czy poprzednia
wysyłania danej przez UART została zakooczona. Gdy
Interfejs SPI służy do dwukierunkowej,
Procedury wymiany danych za pomocą
synchronicznej, szeregowej transmisji danych
interfejsu SPI dla trybu master i slave:
pomiędzy mk, a zewnętrznymi układami
Tryb master: najpierw należy odpowiednio
peryferyjnymi.
skonfigurowad interfejs SPI mk: tryb master,
poprawnie skonfigurowane piny interfejsu (pin SCK Przebiegi czasowe sekwencji inicjalizacji,
ma byd wyjściem), ustawid częstotliwośd sygnału wysyłania i odbierania bitów dla standardu
zegarowego. Urządzenie peryferyjne musi byd 1-wire:
uaktywnione  najczęściej służy do tego dodatkowa
linia mk podłączona do wejścia CS urządzenia
peryferyjnego, aby rozpocząd transmisję wpisuje się
daną do rejestru przesuwnego. Po czym czeka się na
zakooczenie transmisji, testując flagę informującą o
zakooczeniu transmisji lub czeka się na przerwanie od
układu SPI, o ile jest odblokowane. Na zakooczenie z
rejestru przesuwnego można odczytad daną
odebraną. Tryb slave: najpierw należy odpowiednio
skonfigurowad interfejs SPI mk: tryb slave,
poprawnie skonfigurowane piny interfejsu (pin SCK
ma byd wejściem). Następnie wpisuje się daną,
którą chcemy wysład do rejestru przesuwnego. Jeśli
jest to wymagane, ustawia się odpowiedni bit w
rejestrze sterującym SPI włączający interfejs.
Urządzenie peryferyjne musi byd aktywne i
pracowad w trybie master. Po czym czeka się na
zakooczenie transmisji, które wywołuje przerwanie,
o ile jest odblokowane. Na zakooczenie z rejestru
przesuwnego można doczytad daną odebraną.
Przebiegi czasowe interfejsu SPI:
Zasada pracy interfejsu I2C i jego pełna
sekwencja protokołu transmisji szeregowej:
Transmisja danych odbywa się szeregowo, w dwóch
kierunkach, przy użyciu dwóch linii: SCL przesyła się
impulsy zegarowe synchronizujące transmisję. SDA
transmituje się w dwóch kierunkach dane. Pełna
sekwencja składa się z: bloku Start. Przynajmniej
Budowa kontrolera SPI w mk i znaczenie linii
jednego cyklu przesłania danych. Bloku Stop.
interfejsu SPI w mk:
Właściwości interfejsu CAN oraz grupy
Kontroler SPI składa się z: bloku z 8-bitowym
układów obsługujących interfejs CAN:
rejestrem przesuwnym danych. Rejestru kontrolnego.
Rejestru statusowego. Współpracującego z układem Właściwości interfejsu CAN: interfejs asynchroniczny,
sterującym interfejsu SPI. Generatora sygnału
half-duplex. Struktura otwarta (może byd rozszerzany
zegarowego uruchamianego w trybie master. o nowe węzły przyłączane na zasadzie funkcji wired-
Prostego układu generacji żądania przerwania AND). Jedna linia transmisyjna (para skręconych
korzystającego z maski przerwania zawartej w przewodów CAN_H i CAN_L). Konfiguracja liniowa
rejestrze kontrolnym i flag z rejestrem statusu. (zakooczenie linii za pomocą  terminatorów
rezystorów). Przy braku sterowania szyna znajduje się
w stanie nazywanym recesywnym R którego stan
logiczny równy jest  1 . Dane przesyłane szyną są
transmitowane metodą NRZ (ponieważ interfejs
składa się z jednej linii konieczny jest arbitraż szyny).
Adresy odbiorników (identyfikatory) są przesyłane
jako integralna częśd przekazu (11-bitowe
identyfikatory czyli do 2048 węzłów). Maksymalna
szybkośd transmisji wynosi 1Mbps przy długości linii
nie przekraczającej 40m. Układy obsługujące system
CAN: układy nadawczo-odbiorcze. Kontrolery
współpracujące z mikroprocesorami,
mikrokontrolerami, procesorami DSP. Mk z
zaimplementowanym kontrolerem CAN.
Połączenie między urządzeniami z
interfejsem USB, znaczenie linii interfejsu
USB i sposoby zasilania urządzeo interfejsem
USB: