MSP430 w przykładach (2)
Konfigurowanie układu zegarowego
Charakterystyczną cechą MSP430 jest rozbudowany system zegarowy. Najbardziej
zaawansowane układy posiadają 3 wewnętrzne sygnały zegarowe, które można tak-
tować z jednego z 5 z
ródeł (3 wewnętrzne, 2 zewnętrzne). Dodatkowo część układów
wyposażono w wewnętrzny oscylator który może być użyty do taktowania przetwor-
nika A/C oraz kontrolera FLASH. W artykule omówimy działanie systemu zegarowe-
go w MSP430f1232.
Zainstalowany w module  Komputerek mikrokontroler częstotliwości DCOCLK ! W sposób graficzny podział zakresu
MSP430f1232 to układ serii 1xx. Sygnały zegarowe mikro- pracy DCO na przedziały i podprzedziały oraz modulację sy-
kontrolera tworzy i zarządza nimi generator taktujący Basic gnału ilustruje rysunek 3. W materiałach będących uzupeł-
Clock. Budowę generatora ilustruje rysunek 1. nieniem artykułu autor prezentuje procedury pozwalające
Na wyjściu generatora dostępne są 3 sygnały zegarowe.  precyzyjnie ustawić częstotliwość DCOCLK. Procedury
Sygnał ACLK (Auxiliary Clock) -zegar pomocniczy, używany korzystają z mechanizmu programowej pętli FLL, ich użycie
do taktowania modułów peryferyjnych. Sygnał MCLK (Main prezentowane jest w przykładzie numer 5.
Clock) - zegar jednostki centralnej CPU oraz systemu. Sy- Korzystając z generatora DCO jako z
ródła sygnałów zega-
gnał SMCLK (Sub-Main Clock) - zegar modułów peryferyj- rowych, należy pamiętać, że częstotliwość sygnału DCOCLK,
nych. Sygnały zegarowe ACLK, MCLK, SMCLK taktowane są zależy od temperatury otoczenia oraz napięcia zasilania mikro-
przez wewnętrzne sygnały DCOCLK, LFXT1CLK, XT2CLK. kontrolera. Wahania częstotliwości sygnału, są mniejsze, jeśli
Częstotliwość wewnętrznych sygnałów ustalana jest przez DCO pracuje z zewnętrznym rezystorem ustalającym. Fluk-
z
ródła DCO, LFXT1, XT2 i może być programowo podzie- tuacje częstotliwości przy pracy z zewnętrznym rezystorem
lona przez 1/2/4/8. Sygnał ACLK taktowany jest przez sygnał wynoszą: 0.1% na 1�C. Natomiast przy pracy z wewnętrznym
LFXT1CLK (z
ródło LFXT1). Sygnały MCLK oraz SMCLK tak- rezystorem: 0.4% na 1�C. W ćwiczeniu 2.1  Pomiar częstotli-
towane są przez sygnał DCOCLK ( z
ródło DCO.), ale mogą wości sygnału DCOCLK (na płycie CD) autor prezentuje pro-
być również taktowane przez sygnał LFXT1CLK (z
ródło gram pozwalający zmierzyć częstotliwość sygnału DCOCLK.
LFXT1), albo przez sygnał XT2CLK ( z
ródło XT2). Ponie- Program został napisany w dwóch wersjach. W pierwszej re-
waż MSP430f1232 nie ma z
ródła XT2, to sygnały zegarowe zonator DCO pracuje z wewnętrznym, w drugiej z zewnętrz-
możemy taktować z dwóch z
ródeł: DCO oraz LFXT1. nym rezystorem ustalającym. W obu przypadkach wynik
pomiaru częstotliwości DCOCLK wyświetlany jest na ekranie
y
ródło DCO LCD. Podgrzewając procesor (np.: przy użyciu nagrzewnicy),
y
ródło DCO to wbudowany w strukturę mikrokontrolera
generator kwarcowy o charakterystyce RC. Na wyjściu
generatora wytwarzany jest sygnał DCOCLK. Zakres pracy
generatora ustala rezystor. Domyślnie do z
ródła DCO
dołączony jest wewnętrzny rezystor. W MSP430f1232 ma
on wartość 300 kV i ustala zakres pracy generatora na 80
kHz& 4,6 MHz . Żeby zmienić zakres pracy DCO należy do
nóżki P2.5 mikrokontrolera dołączyć zewnętrzny rezystor
oraz przełączyć DCO w tryb pracy z zewnętrznym rezysto-
rem (bit DCOR w rejestrze BCSCTL2). Sposób dołączenia
rezystora ustalającego ilustruje rysunek 2.
Rezystor ustala zakres pracy z
ródła DCO. Częstotliwość
sygnału DCOCLK konfigurowana jest za pomocą bitów
RSELx, DCOx, MODx. Trzy bity RSELx, dzielą zakres pracy
DCO (np. 80 kHz& 4,6MHz ) na 7 przedziałów. Z kolei bity
DCOx dzielą wybrany przez RSELx przedział na 7 podprze-
działów. Bity RSELx, DCOx pozwalają ustawić częstotliwość
DCOCLK na 1 z 64 sposobów. Żeby precyzyjniej ustawić czę-
stotliwość DCOCLK należy zastosować mechanizm modula-
cji. Modulacja konfigurowana jest przy pomocy bitów MODx
i działa na zasadzie mieszania częstotliwości dwóch sąsied-
nich podprzedziałów DCOx z DCOx+1. Stosując modulację
w podprzedziale DCOx można uzyskać 32 częstotliwości po-
średnie. W całym przedziale RSELx 8�32=256 częstotliwo-
ści. W całym zakresie pracy rezonatora DCO, aż 7�256=1792 Rysunek 1. Schemat blokowy generatora Basic Clock
ELEKTRONIKA PRAKTYCZNA 10/2012 93
Krok po koroku
Kursy EP
Krok po koroku
Kursy EP
Tab. 1 System zegarowy w wybranych seriach MSP430
seria MSP430 1xx 2xx G2xx 5xx/6xx CC430 FR57xx
Maks. częstotliwość taktowania CPU 8 MHz 16 MHz 25 MHz 20 MHz 24 MHz
Basic Clock Basic Clock +
Nazwa systemu zegarowego Unified Clock System UCS Clock System CS
BC BC+
Sygnały
ACLK, MCLK, SMCLK
zegarowe
sygnał generowany z oscylatora ADC MODCLK
DCO DCO , VLO DCO z FLL, VLO, REFO DCO, VLO
y
ródła
Wewnętrzne
sygnałów
dodatkowy oscylator ADC1xOSC dodatkowy oscylator MODOSC
zegarowy
Zewnętrzne LFXT1, XT2
VLO  (Very Low Power , Low Frequency Oscillator) częstotliwość około 10 kHz
REFO  (Low Frequency Reference Oscillator) częstotliwość  zegarkowa 32768 Hz
ADC[10/12]OSC  oscylator ADC, taktowanie pomiarów analogowych, częstotliwość około5 MHz
MODOSC  oscylator ADC/FLASH, taktowanie pomiarów analogowych, kontrolera FLASH, częstotliwość około 5 MHz
DCO, LFXT1, XT2  omówione w artykule (DCO z FLL  DCO z funkcją sprzętowej kalibracji rezonatora)
możemy empirycznie sprawdzić jak zmiany trybów pracy. W trybie LF (Low Frequency), tryb niskiej
temperatury wpływają na częstotliwość sygna- częstotliwości, bądz
w trybie HF (High Frequency), tryb
łu DCOCLK. Wykonując to doświadczenie, na- wysokiej częstotliwości. Oba tryby pracy konfigurowane są
leży uważać aby nie przegrzać i nie uszkodzić przy pomocy bitu XTS. W trybie LF, z
ródło może pracować
mikrokontrolera. W praktyce, jeśli chcemy aby z rezonatorem kwarcowym o częstotliwości  zegarkowej
częstotliwość sygnału DCOCLK była stabilna, 32768 Hz. W trybie HF, do z
ródła można dołączyć rezona-
Rysunek 2. y
ródło
to w oprogramowaniu musimy cyklicznie tor kwarcowy o częstotliwości 1& 8 MHz, bądz
rezonator
DCO, podłączenie
ustawiać jej wartość. Do kalibracji sygnału ceramiczny 0,45& 8 MHz. Podczas taktowania z
ródła prze-
zewnętrznego rezy-
DCOCLK służą procedury prezentowanych biegiem zegarowym z
ródło również może pracować w trybie
stora ustalającego
w przykładzie numer 5. LF, albo HF. Z doświadczeń autora wynika, że układ w trybie
LF zachowuje się stabilnie, gdy częstotliwość jest niższa niż
y
ródło LFXT1 40 kHz, a w trybie HF, gdy jest z zakresu 0,1& 8 MHz.
y
ródło LFXT1, to wbudowany w strukturę W trybie HF z
ródło LFXT1 posiada mechanizm wykry-
mikrokontrolera oscylator. Na wyjściu z
ródła wytwarzany wający zanik sygnału LFXT1CLK. W momencie, gdy sygnał
jest sygnał LFXT1CLK. Częstotliwość sygnału LFXT1CLK zaniknie na czas dłuższy niż 50 mikrosekund to w rejestrze
można ustalić na dwa sposoby. Pierwszym jest dołączenie do IFG1 ustawiana jest flaga przerwania OFIFG. Programista
nóżek XIN, XOUT rezonatora. Można zastosować zarówno w procedurze obsługi przerwania ( niemaskowane NMI)
rezonator kwarcowy, jak i ceramiczny. Drugim sposobem może zareagować na wystąpienie błędu. Dodatkowo, w przy-
jest doprowadzenie do nóżki XIN przebiegu zegarowego. padku, gdy sygnał LFXT1CLK taktował sygnał zegarowy
Konfigurację elementów ustalających częstotliwość sygnału MCLK to automatycznie z
ródło taktowania MCLK zostanie
LFXT1CLK ilustruje rysunek 4. zmienione (przełączenie taktowania na sygnał DCOCLK).
Ustalając częstotliwość sygnału LFXT1CLK (rezona- Zmiana taktowania MCLK zapobiega zatrzymaniu pracy jed-
tor, przebieg zegarowy) trzeba wziąć pod uwagę tryb pracy nostki centralnej CPU.
z
ródła. y
ródło LFXT1, może pracować w jednym z dwóch
y
ródło XT2
Tab. 2 Zakres pracy generatora DCO. Dane pomiarowe dla
y
ródło XT2, to wbudowany w strukturę
MSP430f1232
rezystancja Zakres pracy DCO mikrokontrolera oscylator. Na wyjściu z
ródła generowany
Rezystor (kV) Częstotliwość DCOCLK
jest sygnał XT2CLK. Do ustalania częstotliwości sygnału
Ustalający Minimalna Maksymalna
XT2CLK, można zastosować rezonator kwarcowy (1& 8
RSELx=0, DCOx=0 RSELx=7, DCOx =7
MHz), bądz
ceramiczny (0,45& 8 MHz) dołączony do
Wewnętrzny 300 80 kHz 4,6 MHz
wyprowadzeń XT2IN, XT2OUT. Możliwe jest rów-
400 40 kHz 3,6 MHz
nież doprowadzenie do nóżki XT2IN sygnału zega-
300 60 kHz 4,5 MHz
rowego (0,1& 8 MHz). Sposób dołączenia elementów
Zewnętrzny 200 95 kHz 6,3 MHz
100 240 kHz 9,3 MHz ustalających częstotliwość sygnału XT2CLK ilustruje
Rysunek 3. y
ródło DCO a) podział zakresu pracy na przedziały i podprzedziały b) modulacja
94 ELEKTRONIKA PRAKTYCZNA 10/2012
Krok po koroku
Kursy EP
rysunek 5. Podobnie jak
w przypadku z
ródła LFXT1
pracującego w trybie HF,
zaimplementowano mecha-
nizm wykrywania zaniku
sygnału XT2CLK. Użyty
w module  Komputerek mi-
krokontroler MSP430f1232
nie ma z
ródła.
Rysunek 4. y
ródło LFXT1 a) montaż rezonatora, (w trybie HF kondensatory) b)
sposób dołączenie sygnału zegarowego
Konfigurowanie
Parametry pracy układu
zegarowego w MSP430 ustalamy definiując konfigura- cję sprzętową oraz programową układu. Konfigurowa-
nie sprzętowe polega na dołączeniu do mikrokontrolera
Konfigurowanie układu zegarowego. Przykład 1
zewnętrznych elementów ustalających częstotliwość
Odłącz zworki JP7, JP8.
Konfiguracja
sygnałów zegarowych (rezystor ustalający, rezonator
MSP430f1232 pracuje bez zewnętrznych
sprzętowa modułu
elementów ustalających częstotliwość
kwarcowy, rezonator ceramiczny, sygnał zegarowy). Kon-
 Komputerek .
sygnałów zegarowych.
figuracja programowa to zmiana bitów w rejestrach kon-
Konfiguracja pro-
figuracyjnych.
gramowa układu Brak.
MSP430f1232. Projektując urządzenie musimy podjąć decyzję, czy
1.2 Sygnały zegarowe MCLK, SMCLK
do mikrokontrolera będą dołączane zewnętrzne elementy
taktowane są ze z
ródła DCO sygnałem
ustalające częstotliwość pracy zegarów, a jeśli tak to o ja-
DCOCLK. Częstotliwość sygnału DCOCLK
kich parametrach. Brak jest  twardych reguł mówiących
a tym samym sygnałów zegarowych
MCLK, SMCLK wynosi około 740 o tym, jak należy postępować. Zawsze trzeba kierować
Parametry sygna- kHz (wewnętrzny rezystor, ustawienia
się założeniami projektu. W przypadku, gdy konstruowa-
łów zegarowych: domyślne).
ne urządzenie ma być zasilane z baterii, to należy zasto-
MCLK, SMCLK, 3. Sygnał zegarowy ACLK taktowany
sować taką konfigurację sprzętową układu, aby pobór
ACLK. jest ze z
ródła LFXT1 sygnałem
LFXT1CLK (z
ródło pracuje w trybie LF)
prądu był jak najmniejszy. Jednym z najczęściej stosowa-
Ponieważ nie podłączono elementów
nych schematów dla MSP430 jest, dołączenie do z
ródła
ustających częstotliwość sygnału
LFXT1 rezonatora kwarcowego o częstotliwości zegarko-
LFXT1CLK, to sygnał ACLK nie jest
wej 32768 Hz oraz użycie z
ródła XT2 (jeśli występuje).
aktywny.
REKLAMA
ELEKTRONIKA PRAKTYCZNA 10/2012 95
Krok po koroku
Kursy EP
Krok po koroku
Kursy EP
W przypadku, gdy w oprogramowaniu potrzebujemy sta- SMCLK bit SELS. y
ródło taktowania sygnału zegarowe-
bilnej częstotliwości DCOCLK, to zaleca się wykonanie go ACLK nie można zmieniać. Jest nim zawsze sygnał
kalibracji rezonatora DCO (ewentualnie dołączenie do LFXT1CLK. Bity DIVAx, DIVMx, DIVSx ustawiają pre-
z
ródła DCO zewnętrznego rezystora i tym samym popra- skaler sygnałów zegarowych ACLK, MCLK, SMCLK (po-
wienie stabilności sygnału DCOCLK). Przy takiej konfi- dział częstotliwości przez 1/2/4/8). Z kolei bit XTS defi-
guracji w MSP430 aktywny jest sygnał zegarowy ACLK niuje tryb pracy z
ródła LFXT1 (tryb LF / tryb HF).
oraz możemy korzystać trybu uśpienia LPM3 w którym W przypadku, gdy zdecydujemy się taktować sygnały
pobór prądy wynosi około 0,8 mA. zegarowe, sygnałem LFXT1CLK (z
ródło LFXT1, tryb HF)
Programowo moduł Basic Clock konfigurowany jest albo sygnałem XT2CLK to konieczne jest sprawdzenie
przy pomocy rejestrów DCOCTL, BCSCTL1, BCSCTL2 poprawności sygnału. Sekwencja instrukcji sprawdzają-
(opis w materiałach dołączonych do artykułu). Bity ca poprawność sygnału LFXT1CLK wygląda następująco:
RSELx, DCOx, MODx definiują częstotliwość sygnału włącz z
ródło LFXT1/XT2, wyzeruj flagę błędu oscylato-
DCOCLK, a bit DCOR wybiera rezystor ustalający często- ra OFIFG, czekaj co najmniej 50 mikrosekund, sprawdz

tliwość DCO (wewnętrzny / zewnętrzny). y
ródło takto-
wania sygnału MCLK konfiguruje bit SELMx, a sygnału
Konfigurowanie układu zegarowego. Przykład 4
Zworki JP7, JP8 ustaw w pozycji LF.
Rezonator kwarcowy X1 o częstotliwo-
Konfiguracja
Konfigurowanie układu zegarowego. Przykład 2
ści 32768 Hz dołączony do wejść XIN,
sprzętowa modułu
Konfiguracja Zworki JP7, JP8 ustaw w pozycji LF.
XOUT z
ródła LFXT1.
 Komputerek .
sprzętowa modułu Rezonator kwarcowy X1, o częstotliwości 32768
Do wejścia P2.5/Rosc podłącz ze-
 Komputerek . Hz dołączony do wejść XIN, XOUT z
ródła LFXT1.
wnętrzny rezystor 300 kV.
Konfiguracja pro- BCSCTL1 |= RSEL2 + RSEL1 +
BCSCTL2 |= DCOR;
gramowa układu RSEL0;
// ustaw zewnętrzny rezystor, jako
MSP430f1232. DCOCTL |= DCO2 + DCO1 + DCO0;
element
1.2 Sygnały zegarowe MCLK, SMCLK taktowane
są ze z
ródła DCO sygnałem DCOCLK. y
ródło DCO
Konfiguracja pro- // ustalający częstotliwość DCOCLK
pracuje z wewnętrznym rezystorem ustalającym.
gramowa układu BCSCTL2 |= DIVS_2;
Bity konfiguracyjne RSELx, DCOx ustalają maksy-
MSP430f1232. // podziel częstotliwość
malną częstotliwość sygnału DCOCLK. Częstotliwość
SMCLK przez 4
Parametry sygnałów sygnału DCOCLK a tym samym sygnałów zegaro-
BCSCTL1 |= DIVA_1;
zegarowych: MCLK, wych MCLK, SMCLK wynosi około 4,6 MHz.
// podziel częstotliwość
SMCLK, ACLK. 3. Sygnał zegarowy ACLK taktowany jest ze z
ródła
ACLK przez 2
LFXT1 sygnałem LFXT1CLK.
1. Sygnał zegarowy MCLK taktowany
y
ródło LFXT1 pracuje w trybie LF. Elementem
jest ze z
ródła DCO sygnałem DCOCLK.
ustalającym częstotliwość sygnału LFXT1CLK jest
y
ródło pracuje z zewnętrznym rezysto-
rezonator kwarcowy X1. Częstotliwość sygnału
rem. Bity konfiguracyjne mają ustawie-
LFXT1CLK, a tym samym ACLK wynosi 32768 Hz.
nia początkowe RSELx=4, DCOx=3.
Częstotliwość sygnału DCOCLK a tym
Konfigurowanie układu zegarowego. Przykład 3
samym sygnału zegarowego MCLK
Konfiguracja
wynosi około 620 kHz
Zworki JP7, JP8 ustaw w pozycji HF.
sprzętowa
2. Sygnał zegarowy SMCLK taktowany
Rezonator kwarcowy X2, o częstotliwości 6 MHz dołą-
modułu  Kom-
jest ze z
ródła DCO sygnałem DCOCLK.
czony do wejść XIN, XOUT z
ródła LFXT1.
Parametry sygna-
puterek .
Częstotliwość sygnału programowo
łów zegarowych:
BCSCTL1 |= XTS; // włącz tryb
podzielono przez 4 Wynosi 155 kHz.
MCLK, SMCLK,
wysokiej częstotliwości HF
3. Sygnał zegarowy ACLK taktowany
ACLK.
do
jest ze z
ródła LFXT1 sygnałem
// instrukcje sprawdzające poprawność
LFXT1CLK.
{
y
ródło LFXT1 pracuje w trybie LF.
// sygnału LFXT1CLK
Elementem ustalającym częstotliwość
IFG1 &=~ OFIFG; //
sygnału LFXT1CLK jest rezonator
wyczyść flagę błędu oscylatora
kwarcowy X1. Częstotliwość sygnału
for (int i = 0xFF; i > 0; i--); // czekaj
LFXT1CLK, a tym samym ACLK wynosi
Konfiguracja
ponad 50 mikrosekund
16384 Hz. Częstotliwość bazową
programo-
}
32768 Hz programowo podzielono
wa układu
// jeśli flaga błędu została ponownie
przez 2.
MSP430f1232.
while (IFG1 & OFIFG); // ustawio-
na (układ zgłosił błąd)
Konfigurowanie układu zegarowego. Przykład 5
//
Zworki JP7, JP8 ustaw w pozycji LF.
Konfiguracja
powtórz instrukcje sprawdzające
Rezonator kwarcowy X1, o częstotliwo-
sprzętowa modu-
//
ści 32768 Hz dołączony do wejść XIN,
łu  Komputerek .
BCSCTL2 |= SELS; //
XOUT z
ródła LFXT1.
taktuj SMCLK sygnałem LFXT1CLK
Konfiguracja pro- Ustawienie oraz kalibracja częstotliwości
BCSCTL1 |= DIVA_1; // podziel
gramowa układu DCOCLK (program  Rezonator DCO
częstotliwość ACLK przez 2
MSP430f1232. zamieszczony na CD).
1. Sygnał zegarowy MCLK taktowany jest ze z
ródła
1.2 Sygnały zegarowe MCLK, SMCLK
DCO sygnałem DCOCLK. Częstotliwość sygnału DCOCLK
taktowane są ze z
ródła DCO sygnałem
a tym samym sygnału zegarowego MCLK wynosi około
DCOCLK. Częstotliwość sygnału DCOCLK
720 kHz.(wewnętrzny rezystor, ustawienia domyślne).
a tym samym sygnałów zegarowych
Parametry 2. Sygnał zegarowy SMCLK taktowany jest ze z
ródła
MCLK, SMCLK wynosi dokładnie 4 MHz
Parametry sygna-
sygnałów LFXT1 sygnałem LFXT1CLK. y
ródło LFXT1 pracuje w try-
(kalibracja sygnału).
łów zegarowych:
zegarowych: bie HF. Elementem ustalającym częstotliwość sygnału
3. Sygnał zegarowy ACLK taktowa-
MCLK, SMCLK,
MCLK, SMCLK, LFXT1CLK jest rezonator kwarcowy X2. Częstotliwość
ny jest ze z
ródła LFXT1 sygnałem
ACLK.
ACLK. sygnału LFXT1CLK, a tym samym SMCLK wynosi 6 MHz
LFXT1CLK.
3. Sygnał zegarowy ACLK taktowany jest ze z
ródła
Częstotliwość sygnału LFXT1CLK, a tym
LFXT1 sygnałem LFXT1CLK.
samym ACLK wynosi 4096kHz. Często-
Częstotliwość sygnału ACLK, programowo podzielono
tliwość bazową 32768 Hz programowo
przez 2. Wynosi 3 MHz.
podzielono przez 8.
96 ELEKTRONIKA PRAKTYCZNA 10/2012
Krok po koroku
Kursy EP
wartość flagi błędu oscylatora. Jeśli flaga jest
ustawiona to wróć do instrukcji zerowania
flagi błędu oscylatora.
Moduł  Komputerek
Mikrokontroler MSP430f1232 zastoso-
wany w module  Komputerek nie posiada
z
ródła XT2. Dostępne są z
ródło DCO oraz
LFXT1. Do ustalania częstotliwości sygnału
LFXT1CLK na płycie układu zainstalowano Rysunek 5. y
ródło XT2 a) sposób dołączenia rezonatora b) sposób dołącze-
nie sygnału zegarowego
dwa rezonatory kwarcowe. W trybie LF do
nóżek XIN, XOUT można dołączyć rezona-
tor kwarcowy X1 o częstotliwości zegarkowej 32768 Hz. Przykłady
W trybie HF, rezonator kwarcowy X2 o częstotliwości Autor prezentuje 5 przykładów konfiguracji układu
6 MHz. Oba rezonatory konfigurowane są przy pomocy zegarowego. Wszystkie przykłady były testowane przy
zworek JP7, JP8. Obie zworki ustawione w pozycji 1-2 użyciu modułu  Komputerek . Przykłady o numerach od
(na płycie układu oznaczenie LF) dołączają rezonator X1. 1 do 4 należy uruchomić korzystając z zamieszczonego
Ustawione w pozycji 2-3 (oznaczenie HF) rezonator X2. na CD programu  Generator Basic Clock . W programie
Szeregowo do rezonatora XT2 dołączono dwa kondensa- wszystkie sygnały zegarowe mikrokontrolera zostały wy-
tory o pojemności 27 pF każdy. prowadzone na linie wejścia-wyjścia i można zmierzyć
Po starcie mikrokontrolera sygnały zegarowe MCLK, ich wartość. Przykład numer 5 należy uruchamiać ko-
SMCLK taktowane są z generatora DCO, sygnałem rzystając z zamieszczonego na CD programu  Rezonator
DCOCLK. Bit konfiguracyjny DCOR jest wyzerowany DCO . W programie autor ustawia częstotliwość sygnału
i z
ródło DCO pracuje z wewnętrznym rezystorem usta- DCOCLK. Następnie, cyklicznie co 10 sekund koryguje
lającym. Bit RSELx ma wartość 4, a bit DCOx wartość 3. parametry sygnału (kalibracja rezonatora DCO).
Ustawienie bitów RSELx, DCOx sprawia, że częstotli- A
ukasz Krysiewicz
wość sygnału DCOCLK, wynosi około 740 kHz (zasilanie [e-mail]
3.3 V, temperatura 20 �C). Sygnał ACLK taktowany jest
z z
ródła LFXT1, sygnałem LFXT1CLK, a z
ródło pracuje
w trybie LF.
REKLAMA
ELEKTRONIKA PRAKTYCZNA 10/2012 97
Krok po koroku
Kursy EP
Krok po koroku
Kursy EP