OPRACOWANIE PYTAŃ Z ZALICZENIA UC1

Zadania wytłuszczone są opracowane (niemal) kompletnie.

Grupa 1.

1. Zaprojektować synchronizowany licznik 3-bitowy liczący w przód w kodzie NB na przerzutnikach typu T. Narysować przebiegi dla ośmiu taktów.

2. Narysować schemat zatrzasku SR i opisać.

Zatrzask(latch) to element pamięciowy.

3. Na czym polega hazard dynamiczny w układach kombinacyjnych, kiedy może powodować błędne działanie ? Sposoby eliminacji zjawiska.

Hazard dynamiczny występuje w wielopoziomowych układach kombinacyjnych. Zjawisko to polega na pojawieniu się na wyjściu układu impulsu szpilkowego bezpośrednio po zmianie poziomów logicznych z 0 na 1 lub z 1 na 0. Hazard dynamiczny może wystąpić, gdy choćby jeden sygnał jest przesyłany do wyjścia trzema drogami o różnych opóźnieniach. Zjawisko hazardu dynamicznego może powodować błędne działanie, gdy układ kombinacyjny współpracuje lub wchodzi w skład układu sekwencyjnego asynchronicznego. Możliwość wystąpienia hazardu można w prostych przypadkach wykryć na siatce Karnaugh, jeśli forma boolowska jest reprezentowana przez stykające się grupy, odpowiadające implikantom prostym. Stykanie się takich grup wskazuje na obecność hazardu. Aby uniknąć hazardu, należy wprowadzić dodatkową bramkę reprezentującą pozostały implikant(linia przerywana na rys 4.19), mimo iż jest to zbyteczne z punktu widzenia minimalizacji danej formy. Po wprowadzeniu dodatkowej bramki, zapewniającej y₄=1 przy x₁=x₃=1, impuls hazardu z przebiegu sygnału y zostaje wyeliminowany.

Sposoby eliminacji:

1. modyfikacja układu logicznego,

2. użyć układów synchronicznych,

3. optymalna minimalizacja układu w fazie projektowania.

4. Synteza układu kombinacyjnego dla tablic T = {0,1,4,7,12,15}, D = {3,11}

a	b	c	d
T
0	0	0	0
0	0	0	1
0	1	0	0
0	1	1	1
1	1	0	0
1	1	1	1
D
0	0	1	1
1	0	1	1

cd ab	00	01	11	10
00	1	1	-	0
01	1	0	1	0
11	1	0	1	0
10	0	0	-	0

$$f = \ \overset{\overline{}}{a}\overset{\overline{}}{b}\overset{\overline{}}{c} + \ b\overset{\overline{}}{c}\overset{\overline{}}{d} + \ cd$$

Schemat jest nieco błędny – był wykonany dla f = a’b’c’+bc’d’+bcd

Gr. 2.

1. Opisać półsumator 1-bitowy i sumator, narysować schemat sumatora 1-bitowego.

Sumatory jednobitowe realizują sumę arytmetyczną dwu liczb binarnych. Jest w stosunku do półsumatora poszerzony o dodatkowe wejście (CI przeniesienie z poprzedniego układu) z poprzedniego sumatora lub półsumatora.

Półsumator jest układem logicznym wykonującym dodawanie dwóch liczb jednobitowych. Półsumator jest uproszczoną wersją sumatora jednobitowego, służy do dodawania dwóch liczb jednobitowych. Układ nie posiada wejścia przeniesienia z poprzedniej pozycji.

2. Narysować licznik asynchroniczny 4-bitowy.

3. Wady i zalety synchronicznego i asynchronicznego licznika.

Zaletą licznika asynchronicznego jest prostota konstrukcji, natomiast podstawową wadą jest propagująca się kaskadowo lawina przełączeń przerzutników przy przejściu np. ze stanu 111 do 000. Zaletą licznika synchronicznego jest brak występowania kaskadowego przełączania się kolejnych przerzutników, gdyż wszystkie zmieniają stan w tym samym momencie. Wadą może być bardziej złożona konstrukcja.

4. Zaprojektuj sumator dla tablic T i D (tablice nie zostały przepisane).

Gr. 3.

1. Podane 4 iloczyny(przyjąłem a’b’c’;bc’d’;bcd;ab’d), zminimalizować formę i narysować schemat na bramkach NOR lub NAND.

cd ab	00	01	11	10
00	1	1	-	0
01	1	0	1	0
11	1	0	1	0
10	0	0	1	1

$f = \ \overset{\overline{}}{a}\overset{\overline{}}{b}\overset{\overline{}}{c} + \ b\overset{\overline{}}{c}\overset{\overline{}}{d} + \ bcd + a\overset{\overline{}}{b}d$

2. Zamienić liczbę -1162 na kod ZU2.

A. Podstawowa zamiana na ZU2

1162(10)=100 1000 1010₂

Dla 12 bitowego binarnego:

1162(10)=0100 1000 1010₂

Dla 12 bitowego ZU1:

-1162(10)=1011 0111 0101₂

Dla 12 bitowego ZU2:

-1162(10)=1011 0111 0110₂

B. Wykorzystanie 16 bitowego zapisu w celu wyeliminowania błędu przy arytmetyce liczb (minimalnie należy wykorzystać 14 bitów, aby dokonać eliminacji potencjalnych błędów w tej sytuacji):

1162(10)=100 1000 1010₂

Dla 16 bitowego binarnego:

1162(10)=0000 0100 1000 1010₂

Dla 16 bitowego ZU1:

-1162(10)=1111 1011 0111 0101₂

Dla 16 bitowego ZU2:

-1162(10)=1111 1011 0111 0110₂

3. Dany jest układ (przerzutniki JK):

Oraz przebieg x:

Narysować przebiegi na Q0, Q1, Q2.

Rozwiązanie:

4. Zaprojektuj sumator dla tablic T i D (tablice nie zostały przepisane).