Sprawozdanie z laboratorium techniki cyfrowej w ZUT.
Temat ćwiczenia:	Identyfikacja oraz pomiary parametrów statycznych i charakterystyk bramek
Sprawozdanie wykonał:	Zespół:	Rok:	Semestr:	Grupa:
Data:	Ocena:	Podpis prowadzącego:

SPIS TREŚCI

1. Opis ćwiczenia

Identyfikacja oraz pomiary parametrów statycznych i charakterystyk bramek

1. Cel ćwiczenia: Celem ćwiczenia jest poznanie zasad identyfikacji oraz pomiarów parametrów statycznych i podstawowych charakterystyk bramek cyfrowych wykonanych w różnych technologiach

2. Pomierzyć wartości napięć dla stanów logicznych „0” i „1” za pomocą uniwersalnego przyrządu cyfrowego UPC. Sprawdzić poprawić działania zadanych bramek NAND, OR, NOR, ExOR, NOT poprzez sprawdzenie tablicy wierności (prawdy) każdej bramki z danego układu Sporządzić dla każdego układu tablicę Karnaugha, wyznaczyć z niej równanie logiczne, narysować diagramy czasowe każdego badanego układu odpowiadające poszczególnym pozycjom tablicy prawdy.

Rys. 1 Schemat blokowy układu do testowania stanów logicznych.

Tabela 1. Tablica prawdy układu np. UCY 7400

Wejścia		Wyjście
x1	x2	Y
0	0
0	1
1	0
1	1

4. Pomierzyć i wykreślić następujące charakterystyki bramki NAND TTL

• Wejściową I_I = f (U_I)

• Przejściową U₀ = f (U_I)

• Wyjściowe U₀ = f (I₀ ) dla stanu „0", oraz U₀ = f(I₀) dla stanu „1” na wyjściu.

Z charakterystyk wyznaczyć rezystancje wejściową I wyjściowa ora/ margines zakłóceń.

Wymagania

1. Definicja algebry Boole'a, co to jest system funkcjonalnie pełny.

2. Podać definicje układów kombinacyjnych oraz sekwencyjnych.

3. Klasyfikacja układów kombinacyjnych.

4. Technologie realizacji układów cyfrowych,

5. Rodzaje bramek logicznych w tym bramki trójstanowe i różne opisy ich działań.

6. Budowa i zasada działania bramki NAND w TTL i CMOS.

7. Parametry statyczne bramek sposoby pomiaru.

8. Podstawowe parametry i charakterystyki bramek.

9. Jakie parametry i w jaki sposób można wyznaczyć z charakterystyk.

10. Metody pomiaru parametrów i charakterystyk bramek.

11. Zrealizuj z bramek NAND lub NOR zadane bramki realizujące inne funkcje,

Literatura:

1. Gajewski P., Turczyński J.: Cyfrowe układy scalone CMOS, WkiL, W-wa 1998.

2. Głocki W.: Układy cyfrowe, WSZiP, W-wa 1996.

3. Kalicz J.: Podstawy elektroniki cyfrowej, WNT W-wa 1999.

4. Pieńkos J.. Turczyński J.: Układy scalone TTL w systemach cyfrowych, WkiŁ., W-wa 1986.

5. Wilkinson B.: Układy Cyfrowe, WkiŁ, W-wa 2000.

2. Spis przyrządów

• Zestaw laboratoryjny ETS-5000 Digital Trainig System, S/N: 010753

• Uniwersalny miernik cyfrowy DM830D S/N: DF:0840228

• Zasilacz do zestawu Model No: DE-60-24 (bez numeru)

3. Schematy połączeń

1. Kość DM74LS04N - Hex Inverter

2. Kość SN74F32N - Quadruple 2-input OR gate

3. Kość UCY74H00 - Quadruple 2 input NAND gate

4. Kość UCY7437 - Quadruple 2-input NAND buffer

5. Kość CD74HCT86E - Quadruple 2-input exclusive OR gate

4. Tabele z wynikami pomiarów

Poniższe tabele przedstawiają wartości logiczne dla zmierzonych bramek logicznych wchodzących w skład badanych kości.

1. Kość DM74LS04N - Hex Inverter

1

2

3

4

5

6

x	Y
0	-
1	0

x	Y
0	1
1	0

x	Y
0	1
1	0

x	Y
0	0
1	0

x	Y
0	1
1	1

x	Y
0	1
1	1

W kości sprawne były tylko bramki numer 2 i 3. Zmierzone wartości poziomów logicznych dla tych bramek przedstawione są w tabelce poniżej:

UOL [V]	UOH [V]
0,1	3,81

2. Kość SN74F32N - Quadruple 2-input OR gate

1

2

3

4

x1	x2	Y
0	0	0
0	1	0
1	0	1
1	1	1

x1	x2	Y
0	0	0
0	1	1
1	0	1
1	1	1

x1	x2	Y
0	0	0
0	1	0
1	0	0
1	1	0

x1	x2	Y
0	0	0
0	1	1
1	0	1
1	1	1

W kości sprawne były tylko bramki numer 2 i 4. Zmierzone wartości poziomów logicznych dla tych bramek przedstawione są w tabelce poniżej:

UOL [V]	UOH [V]
0,33	4,19

3. Kość UCY74H00 - Quadruple 2 input NAND gate

1

2

3

4

x1	x2	Y
0	0	-
0	1	-
1	0	1
1	1	0

x1	x2	Y
0	0	1
0	1	1
1	0	1
1	1	0

x1	x2	Y
0	0	0
0	1	0
1	0	0
1	1	0

x1	x2	Y
0	0	1
0	1	1
1	0	1
1	1	1

W kości sprawna była tylko bramka numer 2. Zmierzone wartości poziomów logicznych dla tej bramki przedstawione są w tabelce poniżej:

UOL [V]	UOH [V]
0,05	3,77

4. Kość UCY7437 - Quadruple 2-input NAND buffer

1

2

3

4

x1	x2	Y
0	0	-
0	1	-
1	0	1
1	1	0

x1	x2	Y
0	0	1
0	1	1
1	0	1
1	1	0

x1	x2	Y
0	0	0
0	1	0
1	0	0
1	1	0

x1	x2	Y
0	0	1
0	1	1
1	0	1
1	1	1

W kości sprawna była tylko bramka numer 2. Zmierzone wartości poziomów logicznych dla tej bramki przedstawione są w tabelce poniżej:

UOL [V]	UOH [V]
0,04	3,83

5. Kość CD74HCT86E - Quadruple 2-input exclusive OR gate

1

2

3

4

x1	x2	Y
0	0	0
0	1	1
1	0	1
1	1	0

x1	x2	Y
0	0	0
0	1	0
1	0	1
1	1	0

x1	x2	Y
0	0	0
0	1	0
1	0	0
1	1	0

x1	x2	Y
0	0	0
0	1	1
1	0	1
1	1	1

W kości sprawna była tylko bramka numer 1. Zmierzone wartości poziomów logicznych dla tej bramki przedstawione są w tabelce poniżej:

UOL [V]	UOH [V]
0,01	4,99

5. Zestawienie, opis, interpretacja wyników

Badając kości mogliśmy zauważyć, że nie wszystkie bramki w każdej kości są sprawne. Część z nich jest przykładem dla błędu „stałej 1” (np. 1.5, 3.4, 4.4), część dla „stałego 0” (np. 1.4, 2.3, 5.3). Występowały również innej błędy bramek związane z podawaniem nieprawidłowych stanów wyjściowych w stosunku do założenia lub niepokazywaniem jakiegokolwiek stanu wyjściowego.

Mogliśmy również zauważyć, że różne bramki podają różną wartość napięcia wyjściowego dla stanów logicznych „0” - L i „1” - H.

Poniżej przedstawione zostały tablice Karnaugh wraz ze zminimalizowanymi funkcjami dla zmiennych (dla poszczególnych bramek w układach).

1. Kość DM74LS04N - Hex Inverter

x
0	1
1	0

2. Kość SN74F32N - Quadruple 2-input OR gate

		x1
				0	1
x2	0	0	1
		1	1	1

3. Kość UCY74H00 - Quadruple 2 input NAND gate

		x1
				0	1
x2	0	1	1
		1	1	0

4. Kość UCY7437 - Quadruple 2-input NAND buffer

		x1
				0	1
x2	0	1	1
		1	1	0

5. Kość CD74HCT86E - Quadruple 2-input exclusive OR gate

		x1
				0	1
x2	0	0	1
		1	1	0

6. Analiza metrologiczna wyników

Podczas wykonywania pomiarów mogły pojawić się błędy. Mogą one wynikać z rodzaju i jakości użytych przyrządów pomiarowych. W badaniach używany był miernik cyfrowy, którego niepewność systematyczna jest dość mała. Dokładności przyrządów zostały przedstawione w tabeli poniżej.

Przyrząd	Dokładność
Woltomierz cyfrowy, zakres mV	ΔU = ±0,001V
Woltomierz cyfrowy, zakres V	ΔU = ±0,01V

7. Opracowanie problemu podane przez prowadzącego

Poniżej przedstawione są wykresy czasowe dla poszczególnych bramek:

1. Kość DM74LS04N - Hex Inverter

2. Kość SN74F32N - Quadruple 2-input OR gate

3. Kość UCY74H00 - Quadruple 2 input NAND gate

4. Kość UCY7437 - Quadruple 2-input NAND buffer

5. Kość CD74HCT86E - Quadruple 2-input exclusive OR gate

8. Wykresy

Wykresy zostały przedstawione w punkcie 7. jako problem podany przez prowadzącego.

9. Wnioski

• Nie wszystkie bramki znajdujące się w kości muszą wykonywać działania logiczne zgodne z założeniami (mogą występować błędy).

• Różne bramki w różnych kościach w zależności od rodzaju układu dają inne napięcia dla wyjściowych stanów logicznych L i H.

• Zdarza się, że bramka na wyjściu nie daje żadnego ze stanów logicznych.

• Tabele Karnaugh pozwalają na podstawie wektora prawdy pokazać zminimalizowaną i arytmetyczną postać funkcji logicznej dla danej bramki.

• Wykresy czasowe pokazują częstotliwość zmian sygnału na wyjściu oraz zależność pomiędzy sygnałami wejściowymi, a sygnałem wyjściowym.

7

1

Źródło sygnałów logicznych

Bramka

Wskaźnik stanów logicznych

U_Z

14 13 12 11 10 9 8

1 2 3 4 5 6 7

GND

V_CC

•

1 2 3 4 5 6 7

14 13 12 11 10 9 8

GND

V_CC

•

14 13 12 11 10 9 8

1 2 3 4 5 6 7

GND

V_CC

•

14 13 12 11 10 9 8

1 2 3 4 5 6 7

GND

V_CC

•

14 13 12 11 10 9 8

1 2 3 4 5 6 7

GND

V_CC

•

x

Y

x₁

x₂

Y

x₁

x₂

Y

x₁

x₂

Y

x₁

x₂

y

---