124 125

124

124

spowodować trwałe uszkodzenie układu CMOS. Największe bodaj zagrożenie stanowi tutaj człowiek, który - przy wszechobecności tworzyw sztucznych i innych dobrych izolatorów - może, w warunkach niskiej wilgotności, bez trudu naładować się do potencjału rzędu 10 kV. Mimo niewielkiej pojemności ciała ludzkiego (około 300 pP) odpowiada to ładunkowi uszkadzającemu trwale bramkę.

Rys. 4.22. Inwertor CMOS z obwodem zabezpieczającym

Inwertor z typowym obwodem zabezpieczającym pokazany jest na rys. 4.22. Obwód ten utworzony jest z opornika R o wartości rzędu 1 kil oraz dwu diod 01 i 02 o napięciu Zenera 30 V. (Dioda 03, o napięciu przebicia 80 V, jest pasożytniczym elementem rozłożonym, pojawiającym się przy dyfuzyjnym formowaniu opornika R).

Obecność obwodu zabezpieczającego ma również negatywne skutki. Stała czasowa tego obwodu, z uwzględnieniem pojemności wejściowej układu CMOS wynosi około 5 ns, co daje niepomijalny składnik ogólnego czasu propagacji. Ponadto należy pamiętać, że w przypadku podawania na wejście układu CMOS sygnału z niskoomowego generatora nie wolno wyłączyć napięcia zasilającego, gdyż wtedy sygnał ten jest zwierany przez diodę D2 i zasilacz do masy, co może uszkodzić układ scalony.

4.2.3. Główne charakterystyki elektryczne

Napięcie zasilania układów CMOS może wynosić 3-18 V (w niektórych wykonaniach 3 -15 V). Dolna granica wynika z faktu, że dla poprawnej pracy układu CMOS napięcie zasilania powinno być większe od większego z napięć progowych, w tym przypadku od U_Tp = 3 V. Górna granica wynika z przyjętego marginesu bezpieczeństwa wstosunkudo napięcia przebicia drenu wynoszącego około 25 - 35 V. Wobec poprawnej pracy układów CMOS w tak szerokim zakresie napięć zasilających, wymagania co do stabilizacji i filtracji tych napięć nie są wielkie. Konkretny wybór napięcia zasilania wynika z wymagań co do szybkości działania, mocy rozpraszanej w układzie scalonym CMOS i marginesu szumów, o czym będzie mowa dalej.

Charakterystyki przejściowe - pokazane są na rys. 4.23. Charakterystyka napięciowa przedstawia zależność napięcia wyjściowego, a prądowa - prądu drenu (czyli prądu zasilania) od napięcia wejściowego. Z uwagi na wspomniane wcześniej różnice ilościowe między charakterystykami tranzystorów * NMOS i PMOS, obie charakterystyki przełączania wykazują pewną asymetrię. Podane wykresy na]eży traktować jako typowe.    *    -

O

Rys. 4.23. Charakterystyki przejściowe lnwartora CMOS: napięciowa (linia ciągła} 1 prądowa (linia przerywana)

Przy ustalonym napięciu zasilania, położenie charakterystyki przejściowej może ulegać pewnym wahaniom w zależności odj temperatury (nieznacznie), egzemplarza układu scalonego (zgrraźnie) i sposobu wykorzystania Wejść (bardzo wyraźnie).' Z tego powodu wprowadza się pojęcie gwarantowanych wartpścl pewnych parametrów układu CMOS - patrz p. 4.2.5*

Charakterystyki wy.1 żelowe inwertora CMOS dla stanów logicznych 1 i 0 wynikają bezpośrednio z charakterystyk prądowo-napięciowych odpowiednio tranzystora HdOS i NMOS (rys. 4.19o).

W przypadku bramek NATO i NOR sprawa się nieco komplikuje, gdyż prąd wyjściowy wypływający (source current) w stanie 1 lub wpływający (siak current) w stanie 0 zależą od liczby wejść i ich aktualnych stanów logicznych. Zbadajmy to na przykładzie dwuwejściowych bramek z rys. 4.21. W przypadku bramki NATO, stan 1 na wyjściu wymuszony jest przez zero na jednym lub obu wejściach. Jeżeli tylko Jedno wejście Jest w stanie 0, to przewodzi tylko jeden z górnych tranzystorów PMOS; jeżeli oba wejścia są w stanie 0, to przewodzą oba równolegle połączone tranzystory PMOS, a więc Prąd wyjściowy wypływający może być dwukrotnie większy. Prądu wyjściowego wpływającego do funktora NATO nie można tą drogą powiększać. W przypadku bramki NOR sytuacja jest odwrotna, tzn. zmianom może ulegać prąd wyjściowy typu sink, zaś prąd typu source jest stały.

Opisane zjawisko wiąże się ściśle z problemem łączenia niewykorzystanych wejść w bramkach wielowejściowych. Normalnie, dla zachowania funkcji właściwej dla danej bramki i zapewnienia minimalnej obciążalności wejściowej (fan - in), należy niewykorzystane wejścia połączyć z określonym -poziomem logicznym (1 dla NAOTów, 0 dla NORów); połączeniu takiemu ódpowia-flsją jednak najmniejsze wartości prądów wyjściowych w obu stanach logicz-■ tych. Jeżeli jednak obciążenie w Jednym ze stanów jest duże (funktor obciążony np. diodą świecącą lub przekaźnikiem), to świadomie wybieramy funk-bor o większej liczbie wejść, które zwierając zwielokrotniamy prąd wpły-Wający lub wypływający (rys. 4.24).