Image165

Dla stanu niskiego (rys. 4.122b):

r    _ UęCmax~UoL max r

'OLmai    n "    */Lmax

^młn

gdzie:

Jol max = 15 mA, u cc™* — 5,25 V, t/₀Lmax = 0,45 V,

/_ILmax —maksymalny prąd wypływający z inwertera w stanie 0 na wyjściu. W tablicy 4.12 przedstawiono maksymalne wartości prądów dla bramek 04, H04, 504 i dopuszczalne wartości rezystancji R. Podobnie należy wyliczać wartość rezystancji R w innych warunkach obciążenia wyjść pamięci.

Graniczne wartości rezystancji R

dla różnych typów bramek    Tablica 4.12

Typ bramki		04	H04	S04
h max	&*A]	40	n..... 50	50
foL max	[mA]	—1,6	-2	-2
^max	[kQ]	16,8	15,6	15,6
^mln	10]	360	370	370

W przypadku pamięci o pojemności 16X4 bity linię CS dołącza się na stałe do potencjału 0 V.

Inaczej należy postąpić, projektując blok pamięci o pojemności 16Xn słów czterobitowych (rys. 4.123). Wejścia adresowe A₀ -» A₃ dołączone są do wspólnych szyn i sterowane poprzez buforowe bramki wejściowe, zapewniające wymagane — dla danej pojemności bloku pamięci — warunki wysterowania wejść adresowych. Podobnie należy postąpić z wejściami danych. Bity adresowe starsze od A₃ podawane są do wejść dekodera, który steruje wybieraniem kolejnych układów pamięci podczas zwiększania się kolejnych słów adresu.

Należy zwrócić uwagę na fakt, że przy dużej liczbie sterowanych wejść adresowych lub danych, zwiększa się w znaczny sposób pojemność, która powoduje zmniejszenie szybkości przełączania bramek buforowych. Pojemność wejściowa każdego wejścia adresowego i danych wynosi około 5 pF.

Przy liczbie sterowanych wejść np. 30 — pojemność wzrasta do około 150 pF i czas przełączania bramki zwiększa się około trzykrotnie. Nie zaleca się zatem sterowania większej liczby wejść niż 20.

Przy większej liczbie wejść należy stosować równolegle sterowane bramki (rys. 4.124b) dzięki czemu nie pogarsza się parametrów dynamicznych pamięci. Na rysunku 4.124a oznaczono maksymalną liczbę wejść (układów pamięci) jakie mogą być dołączone do inwerterów różnych typów. Należy zwracać uwagę na podawanie sygnałów na wejścia A₀~~A₃ w odpowiedniej postaci w stosunku do sygnałów podawanych na wejścia dekodera (bramki 04, H04 i S04 wnoszą negację logiczną).

Na rysunku 4.125 przedstawiono kilka wariantów dekoderów, sterujących wejściami CS w blokach pamięci o różnej pojemności. Czas opóźnienia deko-

175