lastscan06 (3)

Egzamin UCyf 19.06.2004

O 1. Wyprowadzić wzór na wyjście przeniesienia C2 sumatora z przewidywaniem przeniesień.

c₂ = f(g,p,c₀), & = ajbj, pi = ą v b„

Re set

2. Narysować schemat logiczny licznika mod 8 z wpisem równoległym R i wejściem zezwalającym E.

Jaki rozmiar pamięci ROM jest niezbędny do realizacji automatu podanego na rysunku? Krótko uzasadnij odpowiedź.

i

~~rr—"~ '•.Stopień Isć -

4.

Stopień 2

Układ zbudowany jest z trzech stopni potoku. Opóźnienia poszczególnych stopni wynoszą odpowiednio: 5 ns, 10 ns, 7 ns. Z jaką maksymalną częstotliwością można taktować ten układ? Krótko uzasadnij odpowiedź.

\j 5. Ile komórek zajmie w strukturze FLEX10K opisany _ obok moduł? Krótko uzasadnij odpowiedź.

SUBDESIGN egzamin(
inA, inB, select, enable	INPUT;
outBus, ready	OUTPUT;
; BEGIN
IF enable THEN
ready = VCC; IF select THEN outBus= inA; ELSE outBus= inB; END IF;
ELSE ready = GND; END IF;
END;

Zapisz w języku AHDL automat Moore’a podany na rysunku wykorzystując opis tablicowy (strukturę TABLE języku AHDL).

\l

7.

Podać specyfikację VHDL (wg instrukcji współbieżnej when-else) komparatora 4 bitowego -porównującego liczby A = a₃, a₂, B = b₃, b₂, bi, b₀ - tzn.

Y_r = 1, gdy A = B, Y_w = 1, gdy A > B, Y_m = 1, gdy A < B

8. Podać specyfikację VHDL licznika mod 5 o operacjach:

-    zliczanie w górę;

-    zliczanie w dół;

-    zerowanie (synchroniczne);

\Ja) w modelu automatowym jednoprocesowym, _v ,b) z zastosowaniem operacji inkrementacji.