rys 4 28

Prefetcher Generowanie wartości CS:IP

Jednostka stronicowania i TLB

Cache L3

(dla procesorów HighEnd)

Cache programu L2

	T
cr.
Urn
£	H

miuiiiidcja /. jcuiiomm instrukcji zrealizowanych		Bufor kodów instrukcji (2x64 B)
]
Układy
przewidywania
rozgałęzień i BTB
dla cache L2			^r

Informacja z jednostki instrukcji zrealizowanych

Dekoder

Instrukcje

IA32/mikrooperacje

Układy

przewidywania rozgałęzień i BTB dla ETC

ETC Cache ścieżek mikrooperacji (12K)

ROM mikrokodów operacji złożonych

Kolejka mikrooperacji |

Do jednostki rozdzielająco-wykonawczej

Rysunek 4.28. Układy Pentium 4 realizujące pierwszą część potoku instrukcji

(Front End Pipeline)