A3

A3



Komunikacja procesora z innymi elementami architektury komputera

63


Rysunek 1.18.

Sygnały magistrali PCI


Inicjator


Siave


JŁ?

2?

1

-i

J?*

c

cn

r—. l/l

-IN-TB

-INTC ♦

-INTD


AD[0-31 ] C/-BE[0-1 ]

_PAR

-FRAME

-TRDY

-IRDY

-STOP

-OEVSEL

IDSEL

~REQ

-GKT

CEK

-RST

-PERR

-SERR

AO(32-63] C'-BE[4-7] PAR64 -RE064 'ACK64 -LOCK Cl KRI IN -SBO SDONE TUI TDO TCK TMS -TRST -INTA


•*-



<-


Poniżej omówione zostało znaczenie sygnałów magistrali PCI.

AD[31 -00] (Addres Data Bws) - sygnały te mają różne znaczenie, zależnie od fazy transmisji. W fazie adresowej (w pierwszym cyklu zegara po przyznaniu inicjatorowi kontroli nad magistralą-równocześnie z wystawieniem sygnału ~FRAM0) wystawiony jest na nich adres urządzenia docelowego W fazie przekazywania danych służą do przekazywania danych - o sposobie przekazywania danych decydują sygnały C/~BE[3-0];

C/~BE[3-0] (Command/Byte Enable) - sygnały te mają różne znaczenie,

zależnie od fazy transmisji: w fazie adresowej przekazują komendy PCI określającą typ transmisji (Command).

'-BEJ

C/—BE2

C/-BE2

C/-BE1

Komenda

0

0

fi

0

Inlerrupt Acknoweledge

0

0

0

1

Special Cycle

U

0

1

0

l/O Rcad

0

0

1

1

1/0 Write

0

1

0

0

zarezerwowane


Wyszukiwarka

Podobne podstrony:
A7 Komunikacja procesora z innymi elementami architektury komputera 57 Rysunek
A5 65 Komunikacja procesora z innymi elementami architektury komputera W fazie przekazywania danych
A1 Komunikacja procesora z innymi elementami architektury komputera 71Rysunek 1.19a.Gniazdo magistr
A9 Komunikacja procesora z innymi elementami architektury komputera 49Rysunek
A5 Komunikacja procesora z innymi elementami architektury komputera 75Rysunek 1.21. Struktura
A3 53 Komunikacja procesora z innymi elementami architektury komputera standardu EISA jest kompatyb
A3 73 Komunikacja procesora z innymi elementami architektury komputera Do gniazd doprowadzone są ws

więcej podobnych podstron