A5

Komunikacja procesora z innymi elementami architektury komputera

75

Rysunek 1.21.

Struktura nagłówka pamięci konfiguracyjnej urządzenia PCI me będącego układem sprzęgającym dwie magistrale.

PCI

3

bajt

2

Identyfikator	Identyfikator
urządzenia	producenta
Rejestr stanu	Rejestr komend

Kod klasy urządzenia

Min czas Rozmiar transmisji | linii cactie

BIST

Adres bazowy 0

Adres bazowy 1

Adres bazowy 2

Adres bazowy 3

podwójno

słowo

02

03

04

05

06 07

Adres bazowy 4

Adres bazowy 5

Wskaźnik CardBus CIS

Dodatkowy identyfikator urządzenia

Dodatkowy identyfikator producenta

Adres bazowy rozszerzenia ROM

Zarezerwowane

Zarezerwowane

Częstość

Długość

transmisji

Linia INT

Linia IRO

09

10 11 12

13

14

15

bity 15-10 zarezerwowane;

bit 9    (Fast Back-to-Back Enable) - bit określający, czy inicjator może

inicjować transakcje w trybie fast back-to-back (następujące kolejno po sobie transmisje, bez cyklu oczekiwania pomiędzy fazą przesyłania danych pierwszej transmisji i fazą adresową kolejnej). Jeżeli bit 7 w rejestrach stanu wszystkich urządzeń podłączonych do magistrali PCI jest ustawiony, oprogramowanie konfigurujące urządzenia podłączone do magistrali powinno ustawić ten bit. Bit zaimplementowany jest tylko w inicjatorach; bit 8    {System Error Enable) - bil określający, czy urządzenie ma

sygnalizować wystąpienie błędu krytycznego (wystawiać sygnał - SERR). Po iniejalizacji urządzenia bit powinien mieć wartość 0 (brak sygnalizacji błędu krytycznego);

bit 7    (Wad Cycle Enable) - bit określający, czy urządzenie jest w stanie

wystawić adres bądź dane w jednym cyklu zegara, czy też wymaga dodatkowych cykli oczekiwania przed wystawieniem adresu