Laboratorium PTC
3

-12-

mocą następującej trójki {b,p,c}, gdzie b, p oraz c oznaczać będą odpowiednio liczbę bramek, liczbę połączeń oraz czas propagacji. W związku z tym charakterystyka naszych dwóch przykładowych układów typu OR/AND i AND/OR w skrócie może być zapisanajako {7,13,3}.

a)    b)

Rys. 1.6. Schematy logiczne realizujące funkcją F:

a) schemat typu OR/AND; b) schemat typu AND/OR

Mając do dyspozycji oprócz bramek AND oraz OR także dodatkowo bramkę NAND, można schemat przedstawiony na rys. 1.6b przekształcić w schemat narysowany na rys 1.7. Nowy schemat zawiera tylko 4 bramki, 10 połączeń i posiada tylko 2 warstwy bramek, a wiec posiada charakterystykę {4,10,2}.

Rys.l. 7. Schemat logiczny realizujący funkcją F z bramką NAND

Gdy dysponujemy tylko zbiorem bramek NAND albo tylko zbiorem bramek NOR, wówczas stosując metodę graficzną wykorzystującą poprzednio omówione symbole logiczne, można w prosty sposób zamienić schemat OR/AND lub schemat AND/OR w schemat złożony wyłącznie z bramek NAND lub NOR. Wspomniana metoda graficzna obejmuje trzy następujące etapy:

1)    narysowanie schematu logicznego AND/OR lub OR/AND,

2)    wstawienie kółek „o” reprezentujących stan niski na tych wejściach i wyjściach bramek, które z symbolem operacji AND (OR) tworzą symbol bramki NAND (NOR),

3)    sprawdzenie, czy każdy tor (przewód) zawiera pary negacji (kółek); jeżeli nie, to wstawienie dodatkowego elementu negacji.

Przykład postępowania zgodnego z ww. trzema etapami przedstawia rys. 1.8. Na rysunku tym funkcje w - ab oraz v = a+ b są realizowane najpierw w etapie 1 przy użyciu bramek AND, OR oraz NOT, a następnie w etapie 3 za pomocą bramek NAND (rys. 1.8a i 1.8c) oraz bramek NOR (rys. 1.8b i 1.8d). Etap drugi na tym rysunku związany z wstawianiem kółek na wejściach lub wyjściach bramek AND lub OR powoduje, że uzyskane nowe schematy, aczkolwiek zawierają symbole bramek NAND lub NOR, nie realizująjeszcze założonych w etapie 1 funkcji. Korekcję tych funkcji realizuje się w etapie 3. Zauważmy, że operacja negacji w tych schematach może być zrealizowana za pomocą wielowejściowej bramki NAND (NOR) poprzez połączenie jej wszystkich wejść ze sobą.

c)

a -

d)

a -

etap 1

etap 2

etap 3

a)

a -b-

b)

a -b -

etap 1

etap 2

etap 3

v

v = a + b

v = a + b

v = a + b = a + b

Rys. 1.8. Trzy etapy tworzenia schematów logicznych realizujących funkcje w oraz v: na bramkach NAND a) oraz c); na bramkach NOR b) oraz d)

Na rys. 1.9 przedstawiono schematy realizujące funkcję F (rys. 1.4) uzyskane metodą wymienionych trzech etapów z wykorzystaniem schematów OR/AND oraz AND/OR dla zbioru bramek NAND. Natomiast na rys. 1.10 przedstawiono takie schematy wykorzystujące zbiór bramek NOR. Uzyskane charakterystyki {7,13,3} dla schematu z rys. 1.9a oraz {8,14,4} dla schematu z rys. 1.9b wskazują wyraźnie na podatność schematów typu OR/AND do realizacji przy użyciu bramek NAND. Podobnie, otrzymane charakterystyki {8,14,4} dla schematu zilustrowanego na rys. l.lOa i {7,13,3} dla schematu z ryj l.lOb sygnalizują podatność schematu AND/OR do realizacji za pomocą bramek NOR.

a)    (7, 13, 3}

b)    {8, 14, 4}

Rys. 1.9. Schemat logiczny złożony z bramek NAND realizujący funkcją F:

a) oparty na schemacie OR/AND; bj oparty na schemacie AND/OR