ĆWICZENIE nr 1
PODSTAWOWE FUNKCJE
LOGICZNE
Politechnika Częstochowska
1.1 Cel ćwiczenia:
Celem ćwiczenia jest zapoznanie się z podstawowymi bramkami logicznymi.
W ćwiczeniu należy wyznaczyć tablice przejść wszystkich badanych bramek
logicznych.
Druga część ćwiczenia polega na złożeniu z dostępnych bramek prostego układu
logicznego i wyznaczenie dla niego tablicy przejść.
1.2 Wprowadzenie teoretyczne:
1.2.1 Poziomy logiczne.
Wszystkie układy standardu TTL zasilane są napięciem o wartości +5V z
tolerancją ą0,25 V. Przekroczenie podanego zakresu może spowodować uszkodzenie
układu - za duża wartość napięcia, lub jego błędne działanie - za niska wartość napięcia.
Sygnały w technice cyfrowej przybierają jedną z dwóch dozwolonych wartości
napięcia: 0 V (logiczne zero) lub +5 V (logiczna jedynka). Niewielkie odchylenia napięć
nie powodują błędów. W praktyce określa się dwa przedziały, w których mogą
znajdować się wartości napięć odpowiadające poziomom logicznym 0 i 1. Dla układów
scalonych serii UCY74 przedziały te są następujące:
- wartość logiczna 0 - napiÄ™cia z zakresu -0.5 V ÷ +0,8 V,
- wartość logiczna 1 - napiÄ™cia z zakresu +2 V ÷ +5.5 V.
Doprowadzenie do wejść układów napięć innych niż podane wyżej powoduje
błędne działanie lub uszkodzenie układu. Praktycznie w układach pojawiają się napięcia
w zakresach:
- wartość logiczna 0 - napiÄ™cia z zakresu 0 V ÷ +0,4 V,
- wartość logiczna 1 - napiÄ™cia z zakresu +2.4 V ÷ +5 V.
Dzięki temu uzyskuje się większą odporność układów na zakłócenia i szumy.
1.2.2 Rodzaje bramek. Parametry elektryczne.
Głównym przeznaczeniem bramek logicznych jest realizacja układów
obliczających funkcje logiczne. Do podstawowych bramek logicznych należą trzy
bramki AND, OR i NOT. Za pomocą tych trzech bramek można zbudować pozostałe
bramki pochodne oraz dowolny układ logiczny. Mimo tego produkuje się znacznie
więcej rodzajów bramek. Różnią się one między sobą liczbą wejść, realizowaną funkcją
i parametrami elektrycznymi.
Jednym z parametrów elektrycznych bramek jest obciążalność. Parametr ten mówi
nam o tym ile wejść może być wysterowanych przez jedno wyjście. Liczba ta wynika z
obciążalności prądowej wyjścia i prądów wejściowych. Typowa obciążalność jest równa
10.
Innym parametrem bramek jest czas propagacji bramki określający szybkość
działania bramki. Typowy czas opóz
nienia zbocza opadającego (przejście z 1 na 0)
wynosi 7 ns, zaś zbocza narastającego (przejście z 0 na 1) - 11 ns. Wpływ szybkości
narastania i opadania zboczy sygnału sterującego na pracę bramki występuje dlatego,
że przez pewien czas napięcie na wejściu ma nieokreślony poziom pośredni między 0 i
1. W tym czasie na wyjściu pojawi się również poziom nieokreślony, a nawet mogą
- 2 -
Politechnika Częstochowska
wystąpić oscylacje. Dlatego też zaleca się, aby czasy narastania i opadania sygnałów
sterujÄ…cych wejÅ›cia trwaÅ‚y krócej niż 1µs.
Zasady łączenia wejść i wyjść:
" wejścia układów można łączyć bezpośrednio z wyjściami innych, przy czym
do jednego wyjścia można przyłączyć nie więcej jak 10 wejść,
" wejścia układów można zwierać do masy i do +5V,
" wejścia układów można łączyć ze sobą,
" nie wolno łączyć wyjść układów z +5V i masą,
" nie wolno łączyć wyjść układów ze sobą, chyba, że wyjścia są typu otwarty
kolektor lub trójstanowe.
" wolne wejścia należy łączyć z masą lub +5V, tak aby nie zakłóciło to pracy
układu (nie wolno pozostawiać ich  w powietrzu ze względu na wrażliwość
na zakłócenia).
1.2.3 Opisy poszczególnych bramek logicznych.
Inwerter - bramka ta odwraca sygnał podany na jej wejście. Symbol inwertera i
tablicę przejść pokazano poniżej. Jak można zauważyć, poziomy napięć na wyjściu i na
wejściu są zawsze odwrotne.
A Q
A Q
1 0
0 1
AND - jest to bramka, w której na jej wyjściu pojawia się logiczna 1 tylko wtedy,
gdy na wszystkich jej wejściach występują poziomy logiczne 1. Bramki wejściowe
AND mogą mieć dwa, trzy lub więcej wejść, zależnie od tego ile zmiennych
wejściowych ma być ze sobą skojarzonych przez tzw. iloczyn logiczny. Poniżej
przedstawiono symbole i tabele przejść dla dwuwejściowej i trójwejściowej bramki
AND.
A
Q
B
A B Q
1 1 1
1 0 0
0 1 0
0 0 0
A
Q
B
C
- 3 -
Politechnika Częstochowska
A B C Q
1 1 1 1
1 1 0 0
1 0 1 0
1 0 0 0
0 1 1 0
0 1 0 0
0 0 1 0
0 0 0 0
NAND - bramka o funkcji odwrotnej niż bramka AND. Bramkę tą można uważać
za szeregowe połączenie bramki AND i Inwertera. Logiczna jedynka pojawia się na
wyjściu zawsze wtedy, gdy na którymkolwiek z wejść występuje logiczne zero.
Natomiast logiczne zero pojawi się na wyjściu tylko wtedy, gdy na wszystkich
wejściach panuje logiczna jedynka. Poniżej przedstawiono symbole i tabele przejść dla
dwuwejściowej i trójwejściowej bramki NAND.
A
Q
B
A B Q
1 1 0
1 0 1
0 1 1
0 0 1
A B C Q
1 1 1 0
1 1 0 1
1 0 1 1
1 0 0 1
0 1 1 1
0 1 0 1
0 0 1 1
0 0 0 1
A
Q
B
C
OR - jest to bramka sumy logicznej. Na jej wyjściu jedynka pojawia się wtedy,
gdy przynajmniej na jednym z wejść występuje logiczna jedynka. Zero na wyjściu
pojawi się tylko w przypadku, gdy na wszystkich wejściach występuje zero. Symbol
bramki i tablicę przejść pokazano poniżej.
A B Q
1 1 1
1 0 1
0 1 1
0 0 0
- 4 -
Politechnika Częstochowska
A
Q
B
NOR - stanowi ona połączenie bramki NOT z bramką OR. Na wyjściu tej bramki
logiczna jedynka pojawi się tylko wówczas, gdy na wszystkich wejściach będą
występować logiczne zera. W każdym innym przypadku na wyjściu tej bramki będzie
występować logiczne zero. Symbol bramki i tablicę przejść pokazano poniżej.
A
Q
B
A B Q
1 1 0
1 0 0
0 1 0
0 0 1
EX-OR - Exclusive-OR. Bramka ta wykazuje nierówność stanów logicznych
podanych na jej wejścia. Gdy na wejściach tej bramki panują różne stany logiczne (0 i 1,
1 i 0) to na jej wyjściu występuje logiczna jedynka.
A
Q
B
A B Q
1 1 0
1 0 1
0 1 1
0 0 0
EX-NOR - Exclusive-NOR. Bramka ta wykazuje równość stanów logicznych
podanych na jej wejścia. Gdy na wejściach tej bramki panują jednakowe stany logiczne
(0 i 0, 1 i 1) to na jej wyjściu występuje logiczna jedynka.
A
Q
B
A B Q
1 1 1
1 0 0
0 1 0
0 0 1
- 5 -
Politechnika Częstochowska
1.3 Podstawowe prawa algebry Boole'a
Spośród wielu praw algebry Boole'a podstawowe znaczenie w zastosowaniu do
teorii układów cyfrowych mają następujące cztery prawa:
- przemienności
- łączności
- rozdzielczości
- De Morgana
Prawa te i odpowiadające im wyrażenia zestawiono w poniższej tablicy.
iloczyn logiczny suma logiczna
prawo przemienności A*B = B*A A+B = B+A
prawo łączności A*(B*C) = (A*B)*C A+(B+C) = (A+B)+C
prawo rozdzielczości A*(B+C) = A*B+A*C A+B*C = (A+B)*(A+C)
prawo De Morgana
A* B*K= A + B +K A + B +K= A * B *K
Tożsamości podstawowe A*0 = 0 A+1 = 1
A*1 = A A+0 = A
A*A = A A+A = A
A* A = 0 A + A =1
Tożsamości dodatkowe A*(A+B) = A A+A*B = A
A + A * B = A + B A*(A + B) = A* B
(A + B)*(A + B) = B
A* B + A * B = B
Prawo przemienności i prawo łączności, a także prawo rozdzielczości mnożenia
względem dodawania są takie same jak w zwykłej algebrze. Natomiast prawo
rozdzielczości dodawania względem mnożenia i prawo De Morgana są specyficznymi
prawami dwuelementowej algebry Boole'a.
Porównując wzory z pierwszej i drugiej kolumny powyższej tablicy można
zauważyć charakterystyczną dwoistość polegającą na tym, że każdemu prawu
odnoszącemu się do działania dodawania odpowiada analogiczne prawo odnoszące się
do działania mnożenia. Z powyższych zależności korzysta się przy przekształcaniu
wyrażeń opisujących złożone funkcje o wielu zmiennych w celu otrzymania ich
możliwie najprostszej postaci końcowej, a co za tym idzie, prostszej realizacji
układowej. Proces ten jest określany jako minimalizacja funkcji logicznej.
1.4 Proces minimalizacji funkcji logicznej
Minimalizacja funkcji logicznej polega na takim przekształceniu postaci
kanonicznej funkcji logicznej, zgodnie z zasadami algebry Boole'a, aby uzyskać
możliwie najprostszy jej zapis. Im bardziej złożona jest funkcja logiczna, tym bardziej
rozbudowany jest system cyfrowy potrzebny do realizacji tej funkcji. Zatem każde
uproszczenie wyrażenia logicznego umożliwia łatwiejszą realizację układową funkcji
przy użyciu mniejszej liczby elementarnych bramek logicznych. Metody minimalizacji
funkcji logicznych można podzielić ogólnie na algebraiczne i graficzne.
Stosowanie metod algebraicznych z wykorzystaniem praw i tożsamości algebry
Boole'a ilustrują następujące, proste przykłady:
1. F = ABC + ABC = AB(C + C ) = AB
- 6 -
Politechnika Częstochowska
F = AB + BC + AC = AB + BC (A + A) + AC = AB + ABC + ABC + AC =
2.
= AB(1+ C ) + AC (1+ B) = AB + AC
Pierwszy przykład jest bardzo prosty. Natomiast w drugim przypadku
dostrzeżenie, że AB + BC + AC = AB + AC nie jest takie łatwe. W przypadku
złożonych funkcji wielu zmiennych metoda kolejnych przekształceń algebraicznych
wyrażeń logicznych przy bezpośrednim wykorzystaniu praw algebry Boole'a staje się
bardzo uciążliwa i nie zawsze w praktyce prowadzi do osiągnięcia zamierzonego celu.
Prostota końcowej postaci otrzymanych funkcji zależy w dużej mierze od intuicji i
umiejętności projektanta, dlatego też jest stosowana rzadko i tylko dla prostych funkcji.
EfektywniejszÄ… metodÄ… minimalizacji jest jedna z metod graficznych - metoda
Karnaugh'a.
Tablica (mapa) Karnaugh'a jest uporządkowaną w specyficzny sposób postacią
zapisu tablicy wartości funkcji logicznej. Korzysta się z niej w procesie minimalizacji
funkcji logicznych. Tablica ta ma strukturę prostokątną, złożoną z elementarnych pól.
Każde pole reprezentuje iloczyn pełny w odniesieniu do zmiennych wejściowych, czyli
zmiennych niezależnych danej funkcji. Zatem tablica ta obejmuje wszystkie możliwe
kombinacje wartości argumentów. Na marginesach tablicy wpisuje się w określonym
porządku (wg kodu Gray'a) wartości argumentów. Przy parzystej liczbie argumentów
połowa z nich umieszczona jest na marginesie poziomym, a druga połowa - na
marginesie pionowym.
Przy nieparzystej liczbie argumentów wpisuje się na jednym marginesie o jeden
argument więcej niż na drugim. Ułożenie tablicy Karnaugh'a polega na takim
zgrupowaniu wszystkich kombinacji wartości argumentów, aby zawsze przy przejściu z
danego pola do pola sąsiedniego zmieniała się wartość tylko jednego argumentu. Zasada
sąsiedztwa obowiązuje również dla pól leżących przy krawędzi tablicy.
Poniżej przedstawione są tablice dla funkcji dwóch, trzech i czterech zmiennych
wejściowych. Wartości argumentów zanegowanych są opisane cyfrą 0, a
niezanegowanych - cyfrÄ… 1.
Tabela Karnaugh'a funkcji dwóch zmiennych
B 0 1
A
0
AB AB
1
AB
AB
Tabela Karnaugh'a funkcji trzech zmiennych
C 0 1
AB
00
ABC ABC
01
ABC ABC
11 ABC
ABC
10
ABC ABC
- 7 -
Politechnika Częstochowska
Tabela Karnaugh'a funkcji czterech zmiennych
CD 00 01 11 10
AB
00
ABCD ABCD ABCD ABCD
01
ABCD ABCD ABCD ABCD
11 ABCD
ABCD ABCD ABCD
10
ABCD ABCD ABCD ABCD
Następny rysunek ilustruje prosty przykład stosowania tablicy Karnaugh'a do
minimalizacji funkcji opisanej wyrażeniem:
F = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD
Funkcję logiczną będącą sumą iloczynów jej argumentów (z negacją lub bez)
oznacza się przypisując cyfrę 1 każdemu polu, w którym występuje składnik
analizowanej funkcji. Pola nieopisane pozostawia siÄ™ puste lub oznacza cyfrÄ… 0.
Przykład zastosowania tablicy Karnaugh'a do funkcji czterech zmiennych
CD 00 01 11 10
AB
00 1 1
01 1 1
11
10 1 1
Minimalizacja funkcji logicznej polega na łączeniu sąsiednich pól oznaczonych
cyfrą 1 w odpowiednie grupy złożone z dwóch, czterech, ośmiu itd. pól, które wyróżnia
się obwiednią. Należy przy tym pamiętać, że pola na brzegach tablicy również sąsiadują
ze sobą. Istnienie sąsiadujących pól oznaczonych 1 wskazuje możliwość
wyeliminowania niektórych zmiennych. Na przykład zmienna C może zostać
wyeliminowana w grupie:
ABCD + ABCD = ABD(C + C ) = ABD
Postępując w podobny sposób ze składnikami grupy czteropolowej
ABCD + ABCD + ABCD + ABCD = AD
podane wyrażenie funkcyjne można ostatecznie sprowadzić do prostej postaci:
F = ABD + AD
W niektórych przypadkach proces minimalizacji funkcji przebiega łatwiej, gdy
grupuje się zera, czyli określa funkcję będącą dopełnieniem wyrażenia
reprezentowanego przez jedynki. Gdy liczba zmiennych przewyższa pięć, metoda
Karnaugh'a staje się uciążliwa i wówczas niekiedy dogodniej stosować inne metody
minimalizacyjne, np. Quine'a-Mc Cluskey'a, lub o wiele wydajniejsze metody
numeryczne poszukiwania rozwiązań minimalnych za pomocą komputera.
1.5 Pytania sprawdzajÄ…ce:
1) Podać wartości poziomów logicznych stosowanych w technice cyfrowej.
Podać przedziały w jakich zawierają się poziomy logiczne 1 i 0.
2) Wyjaśnić pojęcie obciążalności wyjścia bramki.
3) Podać podstawowe zasady łączenia wejść i wyjść bramek.
4) Wymienić poznane bramki i podać ich tablice przejść.
- 8 -
Politechnika Częstochowska
5) Podać podstawowe prawa logiki stosowane przy projektowaniu układów
kombinacyjnych.
6) Podać wzory De Morgan'a.
7) Czym jest proces minimalizacji funkcji logicznej? Podać cel i sposoby.
8) Do czego służą siatki Karnaugh'a? Omówić sposób ich wykorzystywania przy
minimalizacji funkcji na konkretnym przykładzie podanym przez
prowadzÄ…cego.
1.6 Przebieg ćwiczenia:
Przystępując do ćwiczenia należy nałożyć odpowiednią płytę czołową na układ
uniwersalny. Przed załączeniem zasilania układu należy, na przełącznikach S3, ustawić
numer ćwiczenia - 0. Przełączniki te powinny być ustawione zgodnie z opisem na płycie
czołowej zamieszczonym obok nich. Po ustawieniu numeru ćwiczenia możemy
załączyć zasilanie układu.
Stanowisko do ćwiczenia wyposażone zostało w kilka wybranych bramek
logicznych. Wejścia i wyjścia bramek zostały wyprowadzone na listwy krosujące.
Ponadto wszystkie wyjścia bramek zostały połączone z diodami LED w celu
monitorowania ich stanów. W górnej części układu dostępne są gniazda oznaczone 1
(stany wysokie) i 0 (stany niskie), z których za pomocą przewodów zadajemy sygnały na
wejścia bramek. Stany wyjść obserwujemy na odpowiadających diodach LED (wg opisu
na płycie czołowej).
W trakcie ćwiczenia należy zbadać wybrane bramki logiczne podając na ich
wejścia wszystkie możliwe kombinacje stanów logicznych, obserwując jednocześnie
stany wyjść na diodach LED. Wyniki należy wpisać do podanych poniżej tabel.
inwerter NOT
A Q
1
0
bramki dwuwejściowe AND, NAND, NOR, OR, XNOR.
A B Q
0 0
0 1
1 0
1 1
- 9 -
Politechnika Częstochowska
bramka trójwejściowa NAND
A B C Q
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Druga część ćwiczenia polega na złożeniu, z dostępnych w ćwiczeniu bramek,
układu kombinacyjnego realizującego funkcję logiczną podaną przez prowadzącego.
W czasie wykonywania ćwiczenia należy, podając na wejścia układu wszystkie możliwe
kombinacje stanów logicznych, zbadać odpowiadające im stany wyjść wpisując wyniki
do tabeli.
W trakcie wykonywania ćwiczenia należy wykonać trzy układy kombinacyjne,
które będą realizowały funkcje logiczne podane przez prowadzącego. W czasie
wykonywania ćwiczenia należy zbadać stany wszystkich wejść - wyjść wpisując wyniki
do tabeli. Tabela ta będzie służyć do porównania funkcji logicznych podanej w postaci
nie zminimalizowanej z postacią zminimalizowaną wyprowadzoną przez ćwiczącego
podczas opracowywania sprawozdania.
1.7 Opracowanie ćwiczenia:
1) Porównać otrzymane tablice przejść poszczególnych bramek z podanymi w części
teoretycznej.
2) Wyznaczyć tablicę przejść układu wykonanego w drugiej części ćwiczenia i
porównać z tablicą otrzymaną eksperymentalnie.
3) Zaproponować układ realizujący funkcję NAND, NOR, EXOR złożony z bramek
podstawowych AND, OR i NOT.
4) Na podstawie wyników przeprowadzić minimalizację funkcji podanych podczas
zajęć. Porównać tabelę stanów tych funkcji. Podać wnioski.
5) Określić przydatność podanych metod minimalizacji funkcji logicznej w
opracowywaniu podanych funkcji.
- 10 -
ĆWICZENIE nr 2
PRZERZUTNIKI
Politechnika Częstochowska
1.1 Cel ćwiczenia:
Celem ćwiczenia jest zapoznanie się z drugą podstawową rodziną elementów
techniki cyfrowej  przerzutnikami, poznanie ich rodzajów, budowy, działania oraz
zastosowania.
1.2 Wprowadzenie teoretyczne:
1.2.1 Wstęp.
W odróżnieniu od bramek logicznych przerzutniki są elementami, które cechuje
pamięć. Doprowadzenie do przerzutnika nawet bardzo krótkiego impulsu sygnałowego
powoduje zmianę stanu przerzutnika i tym samym zapamiętanie impulsu. Przerzutnik
może zapamiętać jeden stan jednego sygnału (zarejestrować jedno zdarzenie). Inaczej
mówiąc przerzutnik może zapamiętać jeden bit informacji.
Opis działania przerzutnika podaje się najczęściej - ze względu na krótki i
przejrzysty zapis - w postaci tablic. W tablicy takiej wyszczególnione są wszystkie
wejścia i wyjścia przerzutnika oraz wszystkie kombinacje stanów wejść z
odpowiadającymi im stanami wyjść.
Większość przerzutników (za wyjątkiem przerzutnika prostego RS) posiada
wejście zegarowe (taktujące). Rodzaj sterowania tym wejściem (zależy od konstrukcji
przerzutnika) jest oznaczony na symbolu przerzutnika. Przerzutniki mogą być sterowane
poziomem lub zboczem. Wejście bez oznaczeń wskazuje na przerzutnik sterowany
poziomem wysokim  1 , natomiast przerzutnik sterowany poziomem niskim  0 ma
wejście zegarowe poprzedzone kółeczkiem (symbolem negacji). Wejścia zegarowe
przerzutników sterowanych zboczem oznacza się małym trójkącikiem - sterowane
zboczem narastającym, lub trójkącikiem z symbolem negacji (kółeczkiem) - sterowane
zboczem opadajÄ…cym.
1
1
0
0
1.2.2 Budowa przerzutników.
Przerzutnik prosty RS. Przerzutnik taki posiada dwa wejścia: S (Set) -
ustawiające i R (Reset) - kasujące oraz dwa wyjścia komplementarne Q i Q . Po
podaniu aktywnego sygnału wejściowego na wejście S ustawiamy na wyjściu Q poziom
wysoki (ustawianie przerzutnika). Po podaniu sygnału na wejście R ustawiamy na
wyjściu Q poziom niski (kasowanie przerzutnika). Na wyjściu Q panuje zawsze stan
przeciwny do stanu na wyjściu Q. Przerzutnik ten można zbudować zarówno z bramek
NOR jak i z bramek NAND. W zależności od rodzaju wykonania nieco różne jest jego
działanie - jednak podstawowe zależności takie same.
Przerzutnik RS z bramek NOR.
- 2 -
Politechnika Częstochowska
R S Q
0 0 Q-1
Q
R
0 1 1
1 0 0
S Q
1 1 ?
Podanie dwóch zer na wejścia przerzutnika pozostawia go w stanie początkowym,
podanie jedynki na wejście S i zera na wejście R powoduje ustawienie przerzutnika,
podanie zera na wejście S i jedynki na wejście R zeruje przerzutnik. Zabronioną
kombinacją (oznacza ona nie zanegowany wzajemnie stan wyjść) dla przerzutnika RS
zbudowanego z bramek NOR jest podanie dwóch jedynek na wejścia.
Przerzutnik RS z bramek NAND.
Q
R
S
S
Q
0 0 ?
Q
R
0 1 0
1 0 1
Q
S Q
R
1 1 Q-1
Ustawienie przerzutnika zbudowanego z bramek NAND następuje po podaniu
zera na wejście S i jedynki na wejście R . Skasowanie natomiast przez odwrotne
podanie sygnałów. Podanie dwóch jedynek pozostawia przerzutnik w stanie
początkowym. Kombinacją zabronioną dla tego przerzutnika jest podanie dwóch zer na
wejścia.
Przerzutnik RS z wejściem taktującym. W odróżnieniu od zwykłego
przerzutnika RS, przerzutnik z wejściem taktującym ma trzy wejścia sterujące: R, S oraz
C (Clock) - wejście taktujące (zegarowe). Przez doprowadzanie sygnałów do wejść R i
S można dowolnie ustawiać stany wyjść, ale tylko w tych momentach czasowych, w
których na wejściu C panuje stan wysoki. Dzięki takiemu rozwiązaniu w większych
systemach cyfrowych możliwe jest wcześniejsze przygotowanie odpowiednich
sygnałów sterujących na wejściach poszczególnych stopni układu, a ustawienie
sygnałów na wyjściach następuje po pojawieniu się sygnału taktującego - równocześnie
na wszystkich przerzutnikach. Wejścia R i S nazywa się wejściami przygotowującymi.
Występuje tutaj również zabroniona kombinacja wejść w postaci dwóch jedynek na
wejściach R i S.
C S R S R Q
0 0 0 0 0 Q-1
0 0 1 0 0 Q-1
R
Q
0 1 0 0 0 Q-1
C
0 1 1 0 0 Q-1
Q
S
1 0 0 1 1 Q-1
1 0 1 1 0 0
1 1 0 0 1 1
1 1 1 0 0 ?
- 3 -
Politechnika Częstochowska
Przerzutnik D. Przerzutnik D jest rozszerzonÄ… wersjÄ… przerzutnika RS.
Występuje w nim tylko jedno wejście ustawiające (D) oraz wejście taktujące (C)
(niektóre wersje posiadają dodatkowe wejścia R i S). W przerzutniku RS z wejściem
taktującym może wystąpić taka kombinacja sygnałów (C=R=S=1), przy której stan
wyjść jest zabroniony lub nieokreślony. Zostało to wyeliminowane w standardowym
przerzutniku D (posiadającym jedynie wejścia D i C), dzięki zastosowaniu inwertera
przed jedną z bramek wejściowych. Ponadto przerzutnik D może być tak wykonywany,
że tylko zbocze narastające powoduje zmianę sygnału na wyjściu przerzutnika. Unika
się dzięki temu ewentualnych zakłóceń, związanych ze zmianą stanu wejścia D podczas
trwania impulsu zegarowego.
(S)
D
Q
C D Q
D
Q
0 0 Q-1
C
C
0 1 Q-1
Q
Q
1 0 0
(R)
1 1 1
Przerzutnik JK. Przerzutnik JK jest elementem bardziej uniwersalnym niż
przerzutnik D. Posiada on dwa wejścia informacyjne J i K, na których dozwolone są
wszystkie kombinacje sygnałów. Wejścia te pozwalają na oddziaływanie na stan wyjść
przerzutnika, wejście J odpowiada wejściu S (Set) i służy do ustawienia przerzutnika,
natomiast wejście K służy do kasowania przerzutnika (równoznaczne z wejściem R
(Reset)). Ustawianie i kasowanie przerzutnika odbywa się w chwili, gdy na wejściu
zegarowym pojawi się opadające zbocze sygnału.
J K Q
J Q
S
J
Q
0 0 Q Q
C C
C
0 1 0
Q
Q
R
K
1 0 1
K
Q
1 1
Q
Przerzutnik JK Master Slave (JK-MS). Przerzutnik JK-MS jest przerzutnikiem
dwutaktowym. Oznacza to, że do ustawienia przerzutnika potrzebne są dwa kolejne
zbocza impulsu zegarowego C (czyli pojedynczy impuls prostokÄ…tny). Przerzutnik ten
składa się z dwóch połączonych szeregowo przerzutników RS przełączanych zboczami.
Pierwszy z nich nazywa się Master, drugi Slave. Działa on w ten sposób, że w czasie
pierwszego zbocza narastającego są próbkowane stany wejść J i K, drugie natomiast
zbocze (opadające) powoduje zgodnie z tablicą działania zmianę stanu przerzutnika.
Tabela stanów dla tego przerzutnika jest identyczna jak dla poprzedniego.
- 4 -
Politechnika Częstochowska
Master
Slave
J
Q
C
J
Q
Q
K
C
Q
K
Przerzutnik T. Jeżeli połączymy wejścia J i K przerzutnika JK-MS razem w
jedno wejście, to powstanie nam przerzutnik T mający wejście informacyjne T oraz
taktujące C. Jeżeli na wejściu T jest przygotowany stan 1, to po każdym impulsie
taktującym stan przerzutnika zmienia się na przeciwny. W takim układzie przerzutnik T
pracuje jako dzielnik częstotliwości przez 2. Przy T=0 przerzutnik nie zmienia swego
stanu - występuje blokada stanów wyjściowych.
T
J
Q T
Q
C
C
C
Q Q
K
1.2.3 Modyfikowanie przerzutników.
Realizacja przerzutnika D z przerzutnika JK. W łatwy sposób można otrzymać
przerzutnik D z przerzutnika JK poprzez połączenie wejścia K przez inwerter z
wejściem J. Otrzymane jedno wejście odpowiadać będzie wejściu D przerzutnika D.
Wejście zegarowe pozostaje wejściem zegarowym.
D
J
Q
C
C
Q
K
Przerzutnik T z przerzutnika D. Otrzymanie przerzutnika T z przerzutnika D
sprowadza się praktycznie do przyłączenia wejścia D przerzutnika D do Q i traktowania
wejścia zegarowego jako wejście T.
"1"
D
Q
T
C
Q
1.2.4 Zastosowania przerzutników.
Zastosowania przerzutników są bardzo szerokie. Wykorzystuje się je przede
wszystkim do budowy liczników, rejestrów przesuwających, układów sterowania
wskaz
ników alfanumerycznych i innych układów sekwencyjnych. Z takimi układami
zapoznamy się podczas wykonywania kilku następnych ćwiczeń laboratoryjnych.
W podrozdziale tym przedstawiono natomiast kilka prostych i praktycznych zastosowań
przerzutników.
- 5 -
Politechnika Częstochowska
Układ formowania impulsów z zestyków.
Przełączenie przełącznika powoduje powstawanie kilku, bardzo krótkich
impulsów zamiast jednego. Jest to spowodowane drganiami kontaktów dociskanych
przez sprężyny. Ponieważ cyfrowe układy scalone reagują nawet na bardzo krótkie (5
ns) impulsy, drgania styków grożą zakłóceniami. Zastosowanie prostego przerzutnika
RS, który ustawia się w określonym stanie już przy pierwszym impulsie
doprowadzonym z przełącznika, uniemożliwia powstanie zakłóceń.
+5V
2,2k&!
Q
S
Q
2,2k&!
Układ wykrywający, który z dwóch impulsów A i B pojawił się pierwszy.
Przy użyciu dwóch przerzutników można zbudować układ wykrywający, który z
dwóch impulsów A i B pojawia się pierwszy. Pojawienie się poziomu logicznego 1 na
jednym z wyjść Q1 lub Q2 wskazuje, który impuls pojawił się pierwszy. Jednocześnie
blokowany jest drugi z układów poprzez podanie na wejście D przerzutnika poziomu
logicznego 0 z wyjścia Q. W przypadku jednoczesności pojawienia się impulsów A i B
na obu wyjściach Q1 i Q2 ustawia się poziom 1. Klucz K służy do kasowania układu.
A pierwszy
Q1
D1
A
C
Q1
R
B pierwszy
D2 Q2
B
C
Q2
R
1k&!
+5V
Dzielnik częstotliwości przez 2.
W układzie tym zastosowano przerzutnik D. Sterowanie wejścia D z wyjścia
zanegowanego Q powoduje, że przy każdym zboczu dodatnim sygnału zegarowego
przerzutnik zmienia swój stan na przeciwny. Wynika stąd, że częstotliwość sygnału
wyjściowego fwy jest dwa razy mniejsza niż częstotliwość sygnału wejściowego fwe.
A
ącząc kaskadowo n przerzutników otrzymuje się stosunek podziału częstotliwości
równy 2n.
- 6 -
Politechnika Częstochowska
D
Q
fwe
fwy
= 1/2 fwe
C
Q
Układ podwajania częstotliwości.
Przy użyciu tego samego przerzutnika D można zbudować układ pełniący funkcję
odwrotną do poprzedniego. Poniżej przedstawiono schemat układu, na którego wyjściu
pojawia się sygnał o częstotliwości dwa razy większej niż częstotliwość wejściowa.
Układ działa w ten sposób, że generuje na wyjściu impuls prostokątny w odpowiedzi
na każde (narastające i opadające) zbocze sygnału wejściowego.
fwe D
Q
C
Q
fwy
= 2 X fwe
1.3 Pytania sprawdzajÄ…ce:
1) Co to jest stan zabroniony wejść przerzutnika ?
2) Podać różnice między przerzutnikami RS zbudowanymi z bramek NAND i
NOR.
3) Omówić rodzaje sterowania wejściami zegarowymi przerzutników.
4) Wyjaśnić różnicę w działaniu przerzutnika RS z wejściem zegarowym
sterowanym poziomem a przerzutnikiem RS z wejściem zegarowym
sterowanym zboczem.
5) Podać jak zbudować przerzutnik D z przerzutnika RS i JK.
6) Narysować układ dzielnika częstotliwości przez 2 z przerzutników D, T i JK.
7) Omówić różnice między działaniem przerzutników JK i JK-MS.
1.4 Przebieg ćwiczenia:
Stanowisko do ćwiczenia zostało podzielone na dwie części i wyposażone w kilka
podstawowych przerzutników. W pierwszej części mamy do dyspozycji: dwa proste
przerzutniki RS (jeden zbudowany z bramek NAND, drugi z bramek NOR) i dwa
przerzutniki RS z wejściami zegarowymi (wejście sterowane poziomem i wejście
sterowane zboczem). W części drugiej przerzutniki D, T, JK, JK-MS. Przełączanie
między obydwoma częściami układami odbywa się poprzez wciskanie przycisku
GRUPA.
Wejścia i wyjścia przerzutników zostały wyprowadzone na zaciski krosujące
zgodnie z opisem i rysunkiem na płycie czołowej na płycie czołowej. Ponadto wszystkie
wyjścia przerzutników zostały połączone z odpowiednimi diodami LED w celu
monitorowania ich stanów. W górnej części układu dostępne są gniazda oznaczone 1
(stany wysokie) i 0 (stany niskie), z których za pomocą przewodów zadajemy sygnały
- 7 -
Politechnika Częstochowska
na wejścia ustawiające przerzutników. W dolnym prawym rogu mamy dostępne wyjście
oznaczone TAKT. Służy ono do zadawania impulsów taktujących na wejścia zegarowe
przerzutników. Impulsy pojawiające się na tym wyjściu podajemy przełącznikiem
oznaczonym TAKT. Poziom impulsu monitoruje dioda 12.
Przystępując do ćwiczenia należy nałożyć odpowiednią płytę czołową na układ
uniwersalny. Przed załączeniem zasilania układu ustawiamy, na przełącznikach S3,
numer ćwiczenia. Przełączniki te powinny być ustawione zgodnie z opisem na płycie
czołowej zamieszczonym obok nich. Po załączeniu zasilania wyświetlacz pokazuje
cyfrę 0. Oznacza to gotowość do pracy pierwszej części ćwiczenia (przerzutniki RS).
Przystępujemy do pierwszej części ćwiczenia - badanie przerzutników RS.
Sprawdzamy kolejno dwa proste przerzutniki RS podając na ich wejścia możliwe
kombinacje stanów logicznych i obserwując stany wyjść pokazywane przez
odpowiednie diody LED. Wyniki wpisujemy do podanych poniżej tabel.
R S Q R S Q
Q Q
0 0 0 0
0 1 0 1
1 0 1 0
1 1 1 1
Prosty przerzutnik RS Prosty przerzutnik RS
W dalszej kolejności sprawdzamy przerzutnik RS z wejściem zegarowym
sterowanym poziomem. Podajemy na wejście zegarowe poziom 0, a na wejścia
ustawiające możliwe kombinacje poziomów logicznych. Działanie przerzutnika
obserwujemy na odpowiednich diodach LED i zapisujemy do poniższej tabeli.
Następnie na wejście zegarowe podajemy poziom 1 i obserwujemy reakcje przerzutnika
dla wszystkich kombinacji wejść. Wyniki wpisujemy do tabeli.
C S R Q
Q
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Następnie sprawdzamy działanie przerzutnika RS z wejściem zegarowym
sterowanym zboczem. Przełącznik TAKT ustawiamy w pozycji dolnej (0). A
Ä…czymy
przewodem wyjście TAKT z wejściem zegarowym przerzutnika. Ustawiając kolejno na
wejściach wszystkie możliwe kombinacje stanów logicznych, podajemy pełny impuls
taktujący (przełączamy przełącznik TAKT w pozycję górną - zbocze narastające - i
ponownie w pozycje dolną - zbocze opadające) obserwując jednocześnie stany wyjść
na monitorujących wyjścia diodach LED. Wpisujemy do poniższej tabeli stany wyjść
przerzutnika - zarówno po zboczu narastającym (0 1) jak i opadającym (1 0).
- 8 -
Politechnika Częstochowska
C S R Q
Q
0 1 0 0
1 0 0 0
0 1 0 1
1 0 0 1
0 1 1 0
1 0 1 0
0 1 1 1
1 0 1 1
Przechodzimy do drugiej części ćwiczenia badanie przerzutników D, T, T, JK,
JK-MS. W tym celu należy przełączyć układ na drugą część ćwiczenia - przyciskiem
UKA
AD. Po przyciśnięciu przycisku na wyświetlaczu pojawia się 1. Oznacza to
gotowość drugiej części ćwiczenia do pracy. Na wejścia zegarowe wszystkich
dostępnych w tej części ćwiczenia przerzutników będziemy podawali impulsy z wyjścia
TAKT łącząc to wyjście kolejno z każdym z wejść zegarowych i podając impulsy
z przełącznika.
Zaczynamy od przerzutnika D. Na wejście ustawiające D podajemy stan 0.
Podajemy dwa pełne impulsy na wejście zegarowe. Stany wyjść (diody LED) -po
każdym zboczu- wpisujemy do tabeli. Na wejście ustawiającym D podajemy stan 1 i
ponownie dwa pełne impulsy na wejście zegarowe wpisując wyniki do tabeli.
C D Q
Q
0 1 0
1 0 0
0 1 0
1 0 0
0 1 1
1 0 1
0 1 1
1 0 1
Badanie pierwszego przerzutnika T. Podobnie jak przy przerzutniku D na wejście
ustawiające T podajemy stan 0. Podajemy dwa pełne impulsy na wejście zegarowe.
Stany wyjść (diody LED) -po każdym zboczu- wpisujemy do tabeli. Następnie na
wejście ustawiającym T podajemy stan 1 i trzy pełne impulsy na wejście zegarowe
wpisujÄ…c wyniki do tabeli.
Identycznie postępujemy podczas badania drugiego przerzutnika T.
Wyniki z obu badań wpisujemy do dwóch identycznych tabel podanych poniżej.
C T Q
Q
0 1 0
1 0 0
0 1 0
1 0 0
- 9 -
Politechnika Częstochowska
0 1 1
1 0 1
0 1 1
1 0 1
0 1 1
1 0 1
Badanie przerzutnika JK. Na wejścia przerzutnika podajemy kolejno sygnały
zgodnie z poniższą tabelą, natomiast na wejście zegarowe dwa kolejne zbocza pełnego
impulsu zegarowego. Przy ustawieniu wejść J=1 K=1 podajemy kolejno trzy pełne
impulsy na wejście zegarowe. Wyniki badania (stany wyjść) wpisujemy do poniższej
tabeli.
C J K Q
Q
0 1 0 0
1 0 0 0
0 1 0 1
1 0 0 1
0 1 1 0
1 0 1 0
0 1 1 1
1 0 1 1
0 1 1 1
1 0 1 1
0 1 1 1
1 0 1 1
Badanie przerzutnika JK-MS. Na wejścia przerzutnika podajemy kolejno sygnały
zgodnie z poniższą tabelą, natomiast na wejście zegarowe dwa kolejne zbocza pełnego
impulsu zegarowego. Przy badaniu tego przerzutnika zwracamy szczególną uwagę
na stany wyjść z przerzutnika Master -diody LED 10 i 11. Przy ustawieniu wejść J=1
K=1 podajemy kolejno trzy pełne impulsy na wejście zegarowe. Wyniki badania
wpisujemy do poniższej tabeli.
C J K Q Q
Q  Q
0 1 0 0
1 0 0 0
0 1 0 1
1 0 0 1
0 1 1 0
1 0 1 0
0 1 1 1
1 0 1 1
0 1 1 1
1 0 1 1
0 1 1 1
1 0 1 1
- 10 -
Politechnika Częstochowska
1.5 Opracowanie ćwiczenia:
1) Określić który z prostych przerzutników RS zbudowany jest z bramek NAND,
a który z bramek NOR - wyjaśnić różnicę w tabeli przejść przerzutnika.
2) Na podstawie badań wyjaśnić różnice między obydwoma przerzutnikami RS
z wejściami C.
3) Wyjaśnić dlaczego w badanych przerzutnikach synchronicznych RS nie
wystąpił stan zabroniony.
4) Na podstawie tabel przejść omówić różnice pomiędzy dwoma kolejnymi
przerzutnikami T.
5) Odpowiedzieć na pytanie czym różnią się oba dostępne przerzutniki T.
6) Na podstawie tabeli przejść wyjaśnić działanie przerzutnika JK-MS.
- 11 -
ĆWICZENIE nr 3
LICZNIKI I REJESTRY
Politechnika Częstochowska
1.1 Cel ćwiczenia.
Celem ćwiczenia jest praktyczne poznanie układów liczników oraz rejestrów
zbudowanych przy pomocy prostych układów cyfrowych.
1.2 Wprowadzenie.
Liczniki są, obok rejestrów, typowymi układami funkcjonalnymi stosowanymi
powszechnie w różnego rodzaju układach cyfrowych i służą do zliczania impulsów i
pamiętania ich liczby. Podstawowym elementem licznika jest przerzutnik z wejściem
zegarowym (bez wejść programujących), który dzieli przez 2 częstotliwość impulsów
podawanych na to wejście. W praktyce otrzymuje się go z przerzutników typu D lub JK,
połączonych tak jak na Rys. 1.
Rys. 1. Układy przerzutników D i JK.
Na Rys. 2. przedstawiono ogólny schemat blokowy licznika impulsów. Impulsy
zliczane podawane są na wejście zliczające licznika. Oprócz wejścia dla impulsów
zliczanych, licznik ma zazwyczaj ustawiajÄ…ce jego stan poczÄ…tkowy. Ustawianie
wszystkich przerzutników wchodzących w skład licznika, niezależnie od ich aktualnych
Wyjścia równoległe
Wejście zliczające
Licznik
(szeregowe)
Wejście ustawiające
(zerujÄ…ce)
Rys. 2 Schemat blokowy licznika.
stanów, w stan 0 nazywa się zerowaniem. Stan licznika (jego zawartość) określony jest
poprzez poziomy sygnałów poszczególnych jego stopni.
Licznik ma określoną pojemność n, zwaną też cyklem pracy licznika; oznacza to, że
każdy stan licznika powtarza się po n impulsach wejściowych. Licznik taki nazywa się
licznikiem modulo n. Pojemność licznika jest wyznaczona liczbą wszystkich możliwych
stanów poszczególnych stopni (przerzutników).
Liczbę k nazywa się długością licznika. W celu umożliwienia łatwego
przekształcenia różnych kombinacji sygnałów wyjściowych na liczby dziesiętne,
- 2 -
Politechnika Częstochowska
poszczególnym stopniom licznika przyporządkowuje się określone wagi i tak np. licznik
złożony z czterech stopni posiada kolejno wagi 1, 2, 4, 8.
Liczniki o pojemnościach n = n1,n2K,nk można łączyć ze sobą otrzymując licznik
,
o pojemności
n = n1 * n2 *K* nk
Jeżeli wszystkie człony składowe licznika mają pojemność równą 2, to cały licznik
jest nazywany dwójkowym o pojemności n = 2k ; jeżeli zaś wszystkie człony składowe
licznika mają pojemność równą 10 to, cały licznik jest nazywany dekadowym, a jego
pojemność wynosi n = 10k .
W pewnych przypadkach potrzebne są liczniki o zmiennej pojemności, zwane też
licznikami o programowanej pojemności. Zmianę pojemności licznika realizuje się
dwoma sposobami. Pierwszy polega na zmianie struktury logicznej układu w funkcji
sygnałów sterujących pojemnością licznika, zaś drugi sposób - na zmianie stanu
początkowego, od którego licznik rozpoczyna zliczanie impulsów po kolejnym
napełnieniu się.
Licznik, którego zawartość zwiększa się pod wpływem impulsów podawanych na
wejście zegarowe jednego (zazwyczaj pierwszego) przerzutnika, nazywa się licznikiem
asynchronicznym. Natomiast licznik, w którym impulsy zliczane podawane są na
wejścia zegarowe wszystkich jego przerzutników nazywa się licznikiem
synchronicznym.
Z kolei licznik, w którym impulsy zliczane podawane są na wejścia zegarowe
niektórych przerzutników nazywa się licznikiem asynchroniczno-synchronicznym.
Licznik, którego zawartość wzrasta w trakcie liczenia kolejnych impulsów nazywa się
licznikiem zliczającym w przód (ang. Count Up), jeśli natomiast zawartość licznika
maleje - licznikiem zliczającym wstecz (ang. Count Down). Obydwa te liczniki określa
siÄ™ jako liczniki jednokierunkowe. Dwukierunkowym lub rewersyjnym (nawrotnym)
jest licznik zliczający zarówno w przód jak i wstecz.
Podstawowymi parametrami liczników są: szybkość działania i czas ustalania się ich
zawartości. Szybkość działania licznika określa maksymalna dopuszczalna
częstotliwość impulsów zliczanych, zaś czas ustalania się jego zawartości jest czasem
upływającym pomiędzy chwilą pojawienia się impulsu wejściowego, a ustaleniem się
zawartości licznika, odpowiadającej danemu przypadkowi.
Maksymalny czas ustalania zawartości licznika asynchronicznego jest sumą czasów
propagacji wszystkich przerzutników, zaś w liczniku synchronicznym równy jest sumie
czasu propagacji 1 przerzutnika i czasów propagacji sygnału przez układy kombinacyjne
realizujące zbiór funkcji przełączających, określonych mianem przeniesień.
Licznik synchroniczny zawierający układ kombinacyjny wytwarzający odpowiednie
przeniesienia dla wejść informacyjnych przerzutników w sposób równoległy nazywa się
licznikiem synchronicznym z przeniesieniem równoległym zaś licznik z układem
kombinacyjnym szeregowym nazywa siÄ™ licznikiem synchronicznym z przeniesieniem
szeregowym.
Liczniki oprócz wejścia zliczającego i zerującego mogą mieć również wejścia
równoległe, służące do wpisywania do nich dowolnej zawartości początkowej.
Wpisywanie równoległe może odbywać się niezależnie od zliczania - jest to tzw.
wpisywanie asynchroniczne; wpisywanie odbywajÄ…ce siÄ™ zgodnie z impulsami
taktujÄ…cymi licznik nazywa siÄ™ wpisywaniem szeregowym.
- 3 -
Politechnika Częstochowska
Rejestrem nazywamy układ cyfrowy służący do przechowywania (pamiętania)
informacji. Ze względu na rodzaj działania, rejestry dzielą się na pamiętające,
przesuwające i liczące. rejestr pamiętający służy tylko do pamiętania określonej liczby
bitów informacji. Rejestr przesuwający jest to zespół przerzutników połączonych w ten
sposób, że informacja z każdego przerzutnika może być przesłana do sąsiedniego
przerzutnika. Rejestr przesuwający jest układem synchronicznym. Schemat blokowy
rejestru przesuwajÄ…cego przedstawia Rys. 3.
Wyjścia równoległe
Wyjście
szeregowe
Impulsy zegarowe
Wejście szeregowe
Rejestr
Kierunek przesuwu
Wpis równoległy
Wejścia równoległe
Rys. 3 Schemat blokowy rejestru przesuwajÄ…cego.
Rejestr liczący jest to układ złożony z rejestru przesuwającego oraz obwodu
sprzężenia zwrotnego generującego sygnał podawany na wejście szeregowe rejestru.
Sygnał ten jest funkcją sygnałów wejściowych rejestru przesuwającego. Schemat
blokowy rejestru liczÄ…cego przedstawia Rys. 4.
Wyjścia równoległe
Układ
kombinacyjny
Wejście
Rejestr
Impulsy zegarowe
przesuwajÄ…cy
Rys. 4 Schemat blokowy rejestru liczÄ…cego.
Najczęściej stosowanymi rejestrami liczącymi są: licznik pierścieniowy i licznik
Johnsona.
Ze względu na sposób wprowadzania informacji rejestry dzielą się na:
- rejestry szeregowe - umożliwiające wprowadzenie i wyprowadzenie informacji
kolejno bit po bicie (SISO),
- rejestry równoległe, umożliwiające wprowadzanie i wyprowadzanie informacji
jednocześnie do wszystkich i ze wszystkich pozycji rejestru (PIPO),
- szeregowo-równoległe (SIPO), umożliwiające szeregowe wprowadzanie i równoległe
wyprowadzanie informacji,
- równoległo-szeregowe (PISO), umożliwiające równoległe wprowadzanie i szeregowe
wyprowadzanie informacji.
- 4 -
Politechnika Częstochowska
Rejestry szeregowe charakteryzują się możliwościami przesuwania wprowadzonej
informacji w prawo lub w lewo - rejestry jednokierunkowe, bÄ…dz
też zarówno w prawo
jak i w lewo - rejestry rewersyjne, dwukierunkowe.
Z zespołu rejestrów równoległych budowane są często pamięci buforowe, służące do
przechowywania informacji podawanej w sposób równoległy. Parametrami
charakteryzujÄ…cymi rejestry sÄ…:
- długość rejestru, równa liczbie n jego przerzutników,
- szybkość pracy rejestru (dla rejestru szeregowego będzie to maksymalna
dopuszczalna częstotliwość impulsów przesuwających, przy której nie następuje
zniekształcenie informacji zawartej w rejestrze).
1.3 Pytania sprawdzajÄ…ce.
1) Jak można podzielić liczniki ze względu na kierunek zliczania?
2) Jakie liczniki nazywamy asynchronicznymi, a jakie synchronicznymi?
3) Określić maksymalną częstotliwość impulsów wejściowych, przy której jest jeszcze
prawidłowy przebieg zliczania w liczniku asynchronicznym.
4) Ile wynosi maksymalny czas ustalenia zawartości licznika asynchronicznego oraz
synchronicznego?
5) Omówić stosowane sposoby zmiany pojemności licznika.
6) Przedstawić podział rejestrów.
7) Omówić rejestry przesuwające.
8) Omówić działanie rejestrów liczących.
9) Omówić rejestry liniowe.
1.4 Opis układu pomiarowego.
Na stanowisko laboratoryjne należy nałożyć płytę czołową zatytułowaną  Liczniki i
rejestry . Układ składa się z czterech przerzutników, przy czym w zależności od
ustawień przełączników NOT, ROW i REJ każdy z przerzutników jest reprezentowany
przez układy przedstawione w  Programie ćwiczenia .
Rys. 5 Schemat pojedynczego przerzutnika.
Na Rys. 5 przedstawiono schemat pojedynczego przerzutnika. Ze względu na
ograniczoną liczbę wyprowadzeń i niemożność jednoczesnego wyprowadzenia wyjść Q
i Q z każdego przerzutnika wprowadzono pewną modyfikację w postaci układu 3
bramek na wyjściu każdego przerzutnika umożliwiającą realizacje liczników liczących
wstecz i rejestrów. Wejście NOT służy do uzyskania wyjścia Q , które jest
wykorzystywane w ćwiczeniu do tworzenia liczników zliczających wstecz, wejście
ROW załącza przeniesienie szeregowe, a wejście REJ służy do zanegowania wejścia K
przerzutnika wykorzystywanego w rejestrach. Takie wykorzystanie przerzutnika do
- 5 -
Politechnika Częstochowska
różnych układów pracy, dzięki przełącznikom NOT, REJ i ROW, prowadzi do
zminimalizowania ilości przerzutników i połączeń w całym układzie ćwiczeniowym.
Do wykorzystania w ćwiczeniu są wyjścia z bramek przeniesienia B1, B2,
inwerter B4 oraz wyjście bramki czterowejściowej. Wejście  Rodzaj zegara służy do
ustawienia taktowania ręcznego przełącznikiem TAKT lub taktowania automatycznego
1Hz. Diody LED zostały wykorzystane zgodnie z opisem na płycie czołowej.
1.5 Program ćwiczenia.
Przed rozpoczęciem ćwiczenia prowadzący nakłada płytę czołową na stanowisko
laboratoryjne oraz ustawia kod ćwiczenia na przełączniku ćwiczeń. Podłącza zasilanie.
1.5.1 Licznik dwójkowy asynchroniczny zliczający w przód.
Zmontować układ według Rys. 6, wyzerować układ (RESET), ustawić przełączniki
NOT i ROW w stan niski (odpowiednio LED11 i LED10) oraz połączyć wyjście REJ
ze stanem H (wygaszona LED 9). Połączyć wejście  Rodzaj zegara ze stanem H.
Podawać impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -
LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).
Rys. 6 Schemat licznika dwójkowego asynchronicznego zliczającego w przód.
Tabela.1
Impuls Q3 Q2 Q1 Q0
0
1
2
...
14
15
16
- 6 -
Politechnika Częstochowska
1.5.2 Licznik dwójkowy asynchroniczny zliczający wstecz.
Rys. 7 Schemat licznika dwójkowego asynchronicznego zliczającego wstecz.
&&&.
Rys. 8 Realizacja wyjścia Q
Rys. 9 Schemat montażowy licznika dwójkowego asynchronicznego zliczającego
wstecz.
Zmontować układ według Rys. 9, sygnały Q uzyskuje się z wyjść Q po ich
zanegowaniu przełącznikiem NOT (Rys. 8). Wyzerować układ, ustawić przełącznik
NOT w stan wysoki (LED11) i ROW w stan niski (LED10) oraz połączyć wyjście REJ
ze stanem H (wygaszona LED 9). Połączyć wyjście  Rodzaj zegara ze stanem H.
Podawać impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -
LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).
- 7 -
Politechnika Częstochowska
1.5.3 Licznik dwójkowy synchroniczny z przeniesieniem
szeregowym.
Zmontować układ według Rys. 10, wyzerować układ, ustawić przełączniki NOT i
ROW w stan niski (odpowiednio LED11 i LED10) oraz połączyć wyjście REJ ze
stanem H (wygaszona LED 9). Połączyć wejście  Rodzaj zegara ze stanem H.
Rys. 10 Schemat licznika dwójkowego synchronicznego z przeniesieniem
szeregowym.
Podawać impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -
LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).
1.5.4 Licznik rewersyjny synchroniczny z przeniesieniem
szeregowym.
Rys. 11 Schemat licznika rewersyjnego synchronicznego z przeniesieniem
szeregowym.
Zmontować układ według Rys. 12, wyzerować układ, ustawić przełącznik NOT w
stan niski (LED11) i ROW w stan wysoki (LED10) oraz połączyć wyjście REJ ze
stanem H (wygaszona LED 9). Połączyć wejście  Rodzaj zegara ze stanem H.
Podawać impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.2(Q0 -
LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).
- 8 -
Politechnika Częstochowska
Rys. 12 Schemat montażowy licznika rewersyjnego synchronicznego z
przeniesieniem szeregowym.
Schemat z
Rys. 12 jest
poprawny tylko
wtedy, jeżeli
przyjmiemy, że
każdy
z przerzutników
P0, P1, P2, P3
jest
zrealizowany jak
na Rys. 13.
Rys. 13 Realizacja przeniesienia szeregowego licznika
rewersyjnego.
Tabela.2.
Impuls Q3 Q2 Q1 Q0
01
2
...
14
15
16
NOT
zmienić
1
2
...
15
16
1.5.5 Rejestr przesuwajÄ…cy jednokierunkowy.
Rys. 14 Schemat rejestru przesuwajÄ…cego jednokierunkowego.
- 9 -
Politechnika Częstochowska
Rys. 15 Schemat montażowy rejestru przesuwającego jednokierunkowego.
Zmontować układ według Rys. 15, wyzerować układ, ustawić przełącznik NOT w
stan niski (LED11) i ROW w stan niski (LED10) oraz połączyć wyjście REJ ze stanem
L (sygnalizuje to LED 9). Połączyć wejście  Rodzaj zegara ze stanem H. Wejście H/L
połączyć ze stanem H, a następnie podać impuls zegarowy. Wejście H/L połączyć z L.
Podawać impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.3 (Q0 -
LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).
Schemat z Rys. 15 jest poprawny tylko wtedy, jeżeli przyjmiemy, że każdy
z przerzutników P0, P1, P2, P3 jest zrealizowany jak na Rys. 16.
Rys. 16. Realizacja rejestru przesuwajÄ…cego.
Tabela.3
Impuls H/L Q3 Q2 Q1 Q0
0 H
1 L
2 L
3 L
4 L
5 H
6 L
7 H
8 L
9 L
10 H
11 H
12 H
13 L
14 H
15 L
16 L
- 10 -
Politechnika Częstochowska
1.5.6 Licznik pierścieniowy samokorygujący.
Zmontować układ według Rys. 17, wyzerować układ, ustawić przełączniki NOT
i ROW w stan niski (odpowiednio LED11 i LED10) oraz połączyć wyjście REJ ze
stanem H (wygaszona LED 9). Połączyć wejście  Rodzaj zegara ze stanem H.
Podawać impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -
LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).
Rys. 17 Schemat licznika pierścieniowego samokorygującego.
1.5.7 Licznik pseudopierścieniowy - Johnsona.
Zmontować układ według Rys. 18, wyzerować układ, ustawić przełącznik NOT
w stan niski (LED11) i ROW w stan niski (LED10) oraz połączyć wyjście REJ ze
stanem L (sygnalizuje to LED 9). Połączyć wejście  Rodzaj zegara ze stanem H.
Podawać impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -
LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).
Schemat z Rys. 18 jest poprawny tylko wtedy, jeżeli przyjmiemy, że każdy
z przerzutników P0, P1, P2, P3 jest zrealizowany jak na Rys. 16.
Rys. 18 Schemat licznika pseudopierścieniowego - Johnsona.
1.6 Opracowanie ćwiczenia.
Dla każdego badanego licznika i rejestru sporządzić na podstawie otrzymanych
tablic stanów odpowiednie wykresy przebiegów czasowych.
W przypadku modyfikacji układu pojedynczego przerzutnika należy
rozrysować poprawny pełny schemat.
- 11 -
ĆWICZENIE nr 4
LICZNIKI I REJESTRY
SCALONE
POLITECHNIKA CZ
STOCHOWSKA
1.1 Cel ćwiczenia.
Celem ćwiczenia jest praktyczne poznanie układów liczników oraz
rejestrów średniej skali integracji.
1.2 Wprowadzenie.
Ważną grupę układów sekwencyjnych stanowią liczniki. Licznikiem może
być każdy układ, w którym w pewnym zakresie istnieje jednoznaczne
przyporządkowanie liczbie wprowadzonych impulsów stanu zmiennych
wyjściowych. Ponieważ każda zmienna wyjściowa może przyjmować tylko dwie
wartości, w przypadku n wyjść istnieje 2n możliwych kombinacji (często
wykorzystuje się tylko część możliwych kombinacji). Wybór kombinacji,
która ma odpowiadać danej liczbie, jest w zasadzie obojętny. Celowe jest jednak
dobranie takiego sposobu przedstawiania liczb, który umożliwia łatwe ich
dekodowanie.
Liczniki nastawne (o programowanej pojemności) to układy dające sygnał
wyjściowy w chwili osiągnięcia przez liczbę impulsów wejściowych uprzednio
wybranej wartości M. Sygnał wyjściowy można wykorzystać do wyzwalania
określonego przebiegu. Równocześnie następuje wtedy ingerencja w przebieg
zliczania, polegajÄ…ca na zatrzymaniu licznika lub sprowadzeniu go do stanu
wyjściowego. Jeżeli po wyzerowaniu dopuścimy dalszą jego pracę, otrzymamy
licznik modulo m, którego cykl zliczania (pojemność) określa wybrana liczba.
Rejestry przesuwające to łańcuchy zbudowane z przerzutników,
które umożliwiają przesuwanie informacji podanej na wejście o jeden przerzutnik
w każdym takcie zegara. Po przejściu przez, cały łańcuch informacja jest
dostępna na wyjściu z opóz
nieniem, ale w niezmienionej postaci.
Zarówno liczniki jak i rejestry o uniwersalnym przeznaczeniu
produkowane są w postaci układów scalonych średniej skali integracji.
Monolityczny układ scalony 74390 zawiera dwa razy po cztery
przerzutniki typu Master-Slave tworzÄ…ce dwa osobne asynchroniczne liczniki
Rys. 1. Połowa układu scalonego 74390.
dziesiętne. Każdy osobny licznik jest zbudowany w ten sposób, że tworzy dwa
podliczniki: pierwszy modulo 2, a drugi modulo 5. A
ącząc zewnętrzne wyjście
pierwszego przerzutnika QA z wejściem BB uzyskuje się licznik dziesiętny
pracujÄ…cy w kodzie BCD 8421. A
ącząc natomiast wyjście QD z wejściem AB
- 2 -
POLITECHNIKA CZ
STOCHOWSKA
i przykładając ciąg impulsów do
wejścia BB uzyskuje się dzielnik
przez 10, na którego wyjściu QA
wystąpi przebieg w kształcie fali
prostokątnej (o wypełnieniu 1/2).
Liczniki modulo 2 i modulo 5 mogÄ…
być wykorzystane oddzielnie. Do
zerowania układu służy wejście
CLR. Wyzerowanie układu
(QA=QB=QC=QD=0) wystÄ…pi wtedy,
Rys. 1. Schemat wewnętrzny układu
gdy na wejściu CLR pojawi się stan
scalonego 7490
wysoki.
Monolityczny układ scalony 74393 zawiera osiem przerzutników JK-MS,
połączonych w ten sposób, że tworzą dwa samodzielne asynchroniczne liczniki
binarne czterobitowe. Sygnał zegarowy jest wprowadzany na wejście CKB
każdego z liczników. Do zerowania układu służy wejście CLR. Wyzerowanie
układu (QA=QB=QC=QD=0) wystąpi wtedy, gdy na wejściu CLR pojawi się stan
wysoki. Układy 74393 można
stosować w dzielnikach o
cyklach krótszych
od dwójkowych liczników N
bitowych. Jeżeli wymaga się
aby dzielnik miał długość
cyklu S, to należy
Rys. 2. Połowa układu scalonego 74393.
zdekodować stan licznika
dwójkowego s=S i następnie sygnał z dekodera wyprowadzić na wejście
zerowania. W układach tego typu każdorazowe osiągnięcie stanu licznika równe
długości cyklu (s=S) powoduje wyzerowanie licznika i rozpoczęcie cyklu od
stanu s=0. Stan licznika s=S jest w pewnym sensie stanem zabronionym i
przechodzi samoczynnie w stan s=0.
Układ 74169 jest
synchronicznym rewersyjnym
czterobitowym licznikiem
dwójkowym. Układ zawiera cztery
przerzutniki Master-Slave i bramki
połączone wewnętrznie dla określenia
odpowiednich instrukcji sterowania.
Zmiany stanów wyjść przerzutników
następują synchronicznie z
narastajÄ…cym zboczem impulsu
zegarowego. SynchronicznÄ… pracÄ™
Rys. 3. Układ scalony 74169.
zapewnia jednoczesne sterowanie
wszystkich przerzutników, uzyskane w ten sposób, że stany ich wyjść zmieniają
się przy koincydencji sygnału zegarowego z odpowiednim stanem instrukcji
sterowania. Licznik pracuje w naturalnym kodzie dwójkowym. Kierunek liczenia
- 3 -
POLITECHNIKA CZ
STOCHOWSKA
jest uzależniony od stanu wejścia kierunku UD (Up lub Down)
przy jednoczesnym wystąpieniu stanu wysokiego na CE (Clock Enable). Wyjście
TC (Terminal Count) służy do podłączenia kolejnego stopnia. Wyjście te wraz z
linią UD umożliwia kaskadowe łączenie liczników przy zachowaniu obu funkcji
liczenia w przód i wstecz bez konieczności zastosowania dodatkowych
elementów logicznych. Licznik
74169 jest całkowicie
programowalny. Wyjścia
wszystkich przerzutników mogą
być ustawione w żądanych
stanach logicznych przez
przyłożenie takich stanów do
wejść danych i wystąpienie stanu niskiego na wejściu wprowadzania PE (Parallel
Enable). Wejście to jest asynchroniczne. Układ 74169 ma całkowicie niezależne i
nadrzędne w stosunku do innych wejść, wejście zerowania (RD), stan wysoki na
tym wejściu ustawia wyjścia wszystkich przerzutników w stan niski.
Monolityczny
układ scalony 74194 jest
czterobitowym
dwukierunkowym
rejestrem przesuwajÄ…cym,
spełniającym wszystkie
wymagane przez
projektanta urządzeń lub
systemów funkcje. Rejestr
ma równoległe wejścia i
wyjścia, szeregowe
wejścia dla przesuwania
w prawo i w lewo, wejścia
rodzaju pracy oraz
Rys. 4. Układ scalony 74194.
asynchroniczne i
niezależne od innych
wejść, wejście zerowania. Wprowadzanie równoległe jest realizowane
synchronicznie z narastaniem zbocza impulsu zegarowego przez przyłożenie
czterech bitów danych na wejścia równoległe i utrzymywanie obu wejść rodzaju
pracy (S0 i S1) w stanie wysokim. W czasie wprowadzania równoległego wejścia
szeregowe (DR, DL) sÄ… zablokowane. Przesuwanie w prawo jest realizowane,
gdy na wejściu S0 jest stan wysoki, a do wejścia S1 jest przyłożony stan niski.
Dane wprowadzane są z wejścia wprowadzania w prawo DR i przesuwane
wzdłuż rejestru w prawo synchronicznie z narastaniem zbocza impulsu
zegarowego. W czasie przesuwania w prawo wejścia równoległe danych są
zablokowane. Przesuwanie w lewo jest realizowane, gdy na wejściu S0 jest stan
niski, a na wejściu S1 stan wysoki. Dane są wprowadzane z wejścia
wprowadzania w lewo DL i przesuwane wzdłuż rejestru w lewo synchronicznie z
narastaniem zbocza impulsu zegarowego. Blokada wejścia zegarowego
- 4 -
POLITECHNIKA CZ
STOCHOWSKA
następuje, gdy na obu wejściach rodzaju pracy (S0 i S1) występuje stan niski.
Zmiany stanu na wejściach rodzaju pracy S0 i S1 powinny następować w czasie
gdy na wejściu zegarowym istnieje stan wysoki.
1.3 Pytania sprawdzajÄ…ce.
1. Omówić metody zmiany pojemności licznika.
2. Omówić działanie licznika asynchronicznego dekadowego.
3. Omówić działanie licznika synchronicznego binarnego.
4. Omówić działanie rejestru przesuwającego.
5. Metody ustawiania pojemności licznika.
1.4 Opis układu pomiarowego.
Na stanowisko laboratoryjne należy nałożyć płytę czołową zatytułowaną
 Liczniki i rejestry scalone . Ćwiczenie to składa się z czterech układów
wybieranych w formacie binarnym przy pomocy przełączników  Wybór grupy .
Taktowania dokonuje ćwiczący przy pomocy przełącznika TAKT. Do realizacji
zmiany pojemności licznika należy wykorzystać trzy niezależne bramki AND.
Po każdym zerowaniu układu (RESET) należy podać impuls startowy
przełącznikiem TAKT. Diody LED, wyświetlacze oraz zadajniki zostały
wykorzystane zgodnie z opisem na płycie czołowej.
1.5 Program ćwiczenia.
Przed rozpoczęciem ćwiczenia prowadzący nakłada płytę czołową
na stanowisko laboratoryjne oraz ustawia kod ćwiczenia na przełączniku
ćwiczeń. Podłącza zasilanie. Przełącza TAKT.
1.5.1 Asynchroniczny dziesiętny licznik scalony typu 74390.
Zmontować układ według Rys. 5a., wyzerować układ (RESET), ustawić
przełącznikami  Wybór grupy numer 0 (na wyświetlaczu W2). Podawać
impulsy zegarowe przy pomocy przełącznika TAKT. Wyniki należy wpisać do
Tabela 1. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).
Rys. 5. Układ licznika dziesiętnego typu 74390.
- 5 -
POLITECHNIKA CZ
STOCHOWSKA
Tabela 1.
Impuls Q3 Q2 Q1 Q0
0
1
2
...
8
9
10
Zmontować układ według Rys. 5b., Wyzerować układ. Podawać impulsy
zegarowe przy pomocy przełącznika TAKT. Wyniki należy wpisać do
Tabela 1. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).
Rys. 6. Schemat licznika modulo 6.
Zmontować układ według Rys. 6., wyzerować układ. Podawać impulsy
zegarowe przy pomocy przełącznika TAKT. Wyniki należy wpisać do Tabela 5.1.
(Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).
Postępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować
i sprawdzić liczniki modulo 3, 5, 8, 9.
Rys. 7. Schemat połączenia szeregowego dwóch liczników typu 74390.
Zmontować układ według Rys. 7., wyzerować układ. Podawać impulsy
zegarowe przy pomocy przełącznika TAKT. Wyniki należy wpisać do Tabela 5.2.
(Układ U1: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3. Układ U2: Q0 -
LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7).
- 6 -
POLITECHNIKA CZ
STOCHOWSKA
Tabela 2.
Impuls Q3U1 Q2U1 Q1U1 Q0U1 Q3U2 Q2U2 Q1U2 Q0U2
0
1
2
...
98
99
100
Zmontować układ według Rys. 8., wyzerować układ. Podawać impulsy
zegarowe przy pomocy przełącznika TAKT. Wyniki należy wpisać do Tabela 5.2
(Układ U1: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3. Układ U2:
Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7).
Postępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować
i sprawdzić liczniki modulo 16, 25, 36, 44.
Rys. 8. Schemat licznika modulo 45.
1.5.2 Asynchroniczny binarny licznik scalony typu 74393.
Zmontować układ według Rys. 11., wyzerować układ. Podać impuls
startowy przełącznikiem TAKT. Ustawić przełącznikami  Wybór grupy
numer 1. Podawać impulsy zegarowe przy pomocy przełącznika TAKT. Wyniki
należy wpisać do Tabela 3. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).
Tabela 3.
Impuls Q3 Q2 Q1 Q0
0
1
2
- 7 -
POLITECHNIKA CZ
STOCHOWSKA
...
14
15
16
Zmontować układ według Rys. 10., Wyzerować układ, podać impuls
startowy. Ustawić przełącznikami  Wybór grupy numer 1. Podawać impulsy
zegarowe przy pomocy przełącznika TAKT. Wyniki należy wpisać do Tabela 5.3.
(Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).
Postępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować
i sprawdzić liczniki modulo 6, 9, 12, 14, 15.
Rys. 9. Schemat połączenia szeregowego dwóch liczników typu 74393.
Zmontować układ według Rys. 9., wyzerować układ, podać impuls
startowy. Ustawić przełącznikami  Wybór grupy numer 1 (na wyświetlaczu
W2). Podawać impulsy zegarowe przy pomocy przełącznika TAKT. Wyniki
należy wpisać do Tabela 4. (Układ U3: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2,
Q3 - LED 3. Układ U4: Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7).
Rys. 11. Układ licznika
binarnego typu 74393.
Rys. 10. Schemat licznika modulo 12.
- 8 -
POLITECHNIKA CZ
STOCHOWSKA
Tabela 4.
Impuls Q3U1 Q2U1 Q1U1 Q0U1 Q3U2 Q2U2 Q1U2 Q0U2
0
1
2
...
254
255
256
Zmontować układ według Rys. 12., wyzerować układ, podać impuls
startowy. Ustawić przełącznikami  Wybór grupy numer 1 (na wyświetlaczu
W2). Podawać impulsy zegarowe przy pomocy przełącznika TAKT. Wyniki
należy wpisać do Tabela 4. (Układ U3: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2,
Q3 - LED 3. Układ U4: Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7).
Postępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować
i sprawdzić liczniki modulo 18, 25, 32, 42.
Rys. 12. Schemat licznika modulo 45.
- 9 -
POLITECHNIKA CZ
STOCHOWSKA
1.5.3 Synchroniczny licznik rewersyjny typu 74169.
Układ synchronicznego licznika pokazano na Rys. 13., wyzerować układ,
podać impuls startowy. Wybrać przełącznikami  Wybór grupy numer 2 (na
wyświetlaczu W1). Wejścia D0..D3 służą do
wprowadzania wartości początkowej, na
wyjściach Q0..Q3 występuje aktualny stan
licznika. Wejścia PE, CE i UD służą do
ustawień licznika, natomiast na wejście C
jest podawany sygnał zegarowy, wejście RD
jest ustawione na brak zerowania. Wyjście
TC (wyświetlacz W2 kropka) to wskaz
nik
74169
przepełnienia licznika. Wejście PE (zadajnik
Z4 i LED8) służy do ustawiania trybu pracy.
Wejście CE (zadajnik Z5 i LED9)
to zablokowanie licznika, a wejście UD
(zadajnik Z6 i LED10) ustawia kierunek
liczenia. Ustawić zadajniki Z4, Z5, Z6
według Tabela 5, następnie podawać
Rys. 13. Schemat licznika
impulsy zegarowe przełącznikiem TAKT.
rewersyjnego.
Oznaczenie *(X) oznacza liczbÄ™
heksadecymalnÄ… X zadawanÄ… w zadajniku Z3..Z0 w postaci binarnej. Dalej
należy ustawiać zadajniki zgodnie ze stanami z tabeli. Wyniki wpisać do Tabela
5. Następnie należy utworzyć własną tabelę i wpisać własne zadawane sygnały.
Tabela 5.
Impuls PE CE UD Q3 Q2 Q1 Q0 TC
0 *(0) 1 1 1
1 0 1 1
2 0 1 1
3 0 1 1
...
11 0 1 1
12 0 1 0
13 0 1 0
14 0 1 0
15 0 1 1
16 0 1 1
17 *(5) 1 1 0
18 0 1 0
19 0 1 0
...
30 0 1 0
31 *(A) 1 1 1
- 10 -
POLITECHNIKA CZ
STOCHOWSKA
32 0 1 1
33 0 1 1
...
42 0 1 1
43 0 0 1
44 0 0 0
45 0 1 0
46 0 1 0
1.5.4 Rewersyjny rejestr typu 74194.
Układ synchronicznego rejestru rewersyjnego pokazano na Rys. 14.
Należy wyzerować układ, podać impuls startowy. Wybrać przełącznikami
 Wybór grupy numer 3 (na
wyświetlaczu W2). Wejścia
D0..D3 służą do wprowadzania
równolegle danych, na wyjściach
Q0..Q3 sÄ… wyprowadzane
równolegle dane. Na wejście C
jest podawany sygnał zegarowy,
wejście RD jest ustawione na brak
zerowania. Wejścia S0 i S1 służą
do ustawienia trybu pracy (Z6 -
LED10, Z7 - LED11), wejścia DR
i DL służą do wprowadzania
szeregowego danych (Z4 - LED8,
Z5 - LED9). Ustawić zadajniki
Z4, Z5, Z6, Z7 według Tabela 6,
Rys. 14. Schemat rejestru rewersyjnego
następnie podawać impulsy
typu 74194.
zegarowe przełącznikiem TAKT.
Zmian wejść S0 i S1 należy
dokonywać jedynie wtedy, gdy TAKT=1. Oznaczenie *(X) oznacza liczbę
heksadecymalnÄ… X zadawanÄ… w zadajniku Z3..Z0 w postaci binarnej. Dalej
należy ustawiać zadajniki zgodnie ze stanami z tabeli. Wyniki wpisać do Tabela
6. Następnie należy utworzyć własną tabelę i wpisać własne zadawane sygnały.
Tabela 6.
Impuls S0 S1 DR DL Q3 Q2 Q1 Q0
0 *(0) 1 1 0 0
1 *(7) 1 1 0 0
2 0 0 0 0
3 0 0 0 0
4 1 0 1 0
5 1 0 0 0
- 11 -
POLITECHNIKA CZ
STOCHOWSKA
6 1 0 0 0
7 1 0 1 0
8 *(D) 1 1 0 0
9 0 1 0 1
10 0 1 0 1
11 0 1 0 1
12 0 1 0 1
13 0 0 1 1
14 0 0 0 1
15 *(2) 1 0 0 0
16 1 0 0 1
17 1 0 0 1
18 1 0 0 0
1.6 Opracowanie ćwiczenia.
Na podstawie tabel sporządzić wykresy przebiegów czasowych
dla każdego układu. Do sprawozdania z ćwiczenia należy dołączyć schematy
pięciu układów liczników o pojemnościach wybranych z przedziału od 50
do 1000.
Na podstawie tabel określić i podać dokładne przeznaczenie
poszczególnych wejść i wyjść układów typu 74169 i 74194.
- 12 -
ĆWICZENIE nr 5
KODERY, DEKODERY,
MULTIPLEKSERY,
DEMULTIPLEKSERY
Politechnika Częstochowska
3.1. Cel ćwiczenia:
Celem ćwiczenia jest zapoznanie się z enkoderami, dekoderami, transkoderami,
multiplekserami, demultiplekserami - ich działaniem i zastosowaniem.
3.2. Wprowadzenie teoretyczne:
3.2.1. Enkodery.
Enkoderami są nazywane układy służące do przetworzenia kodu  1 z n
podanego na wejście układu w określony dwójkowy kod wyjściowy. Enkodery są
stosowane głównie do wprowadzania informacji w postaci liczb dziesiętnych (np. z
przełączników 10-pozycyjnych obrotowych lub klawiszowych) do systemów cyfrowych.
Na wyjściu enkodera pojawia się stan odpowiadający  numerowi wyróżnionego
wejścia, przedstawiony w żądanym kodzie dwójkowym. Przykładem scalonego kodera
może być układ 74147. Służy on do zamiany kodu "1 z 10" (z negacją) na kod BCD
(też z negacją). Oznacza to, że wszystkie wejścia układu są w stanie logicznym 1.
Wyróżnienie jednego z nich oznacza podanie na to wejście stanu logicznego 0.
Podobnie rzecz się ma z kodem wyjściowym - na wyjściu otrzymamy zanegowane
słowo w kodzie BCD (po wyróżnieniu wejścia 3 na wyjściu otrzymamy kod: 1100 -
zanegowaną 3 - 0011). Poniżej przedstawiono oznaczenie symboliczne oraz tablicę
przejść kodera 74147.
Zakodowana Wejścia Wyjścia
1
liczba 1 2 3 4 5 6 7 8 9 D C B A
2
A
3
0 1 1 1 1 1 1 1 1 1 1 1 1 1
B
4
1 0 1 1 1 1 1 1 1 1 1 1 1 0
UCY74147
5
C
2 1 0 1 1 1 1 1 1 1 1 1 0 1
6
3 1 1 0 1 1 1 1 1 1 1 1 0 0
D
7
4 1 1 1 0 1 1 1 1 1 1 0 1 1
8
5 1 1 1 1 0 1 1 1 1 1 0 1 0
9
6 1 1 1 1 1 0 1 1 1 1 0 0 1
7 1 1 1 1 1 1 0 1 1 1 0 0 0
8 1 1 1 1 1 1 1 0 1 0 1 1 1
9 1 1 1 1 1 1 1 1 0 0 1 1 0
3.2.2. Dekodery.
Dekodery są układami służącymi do zamiany kodów wejściowych na kod  1 z
n . Oznaczenie  1 z n oznacza, że w słowie wyjściowym z dekodera składającym się z
n bitów tylko jeden bit przyjmie wartość 0. Przykładem dekodera jest układ
UCY7442N. Jest to dekoder kodu BCD na kod dziesiętny. Na wejścia układu (A, B, C,
D) podajemy słowo reprezentujące cyfrę dziesiętną w kodzie BCD. Wyjście układu
stanowi 10 linii (0÷9). Na linii o numerze równym wartoÅ›ci sÅ‚owa wejÅ›ciowego pojawi
się poziom logiczny 0 (w wyniku negacji na wyjściu), na pozostałych natomiast
panować będą logiczne 1. Gdy bity słowa wejściowego tworzą kombinację zabronioną
- 2 -
Politechnika Częstochowska
na wszystkich wyjściach występuje stan 1. Poniżej przedstawiono oznaczenie
symboliczne oraz tablicę działania dekodera kodu BCD na kod dziesiętny UCY7442N.
0
Zakodowana Wejścia Wyjścia
1
liczba D C B A 0 1 2 3 4 5 6 7 8 9
2
A
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
3
B 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
4
UCY7442N 2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
5
C
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
6
D
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
7
5 0 1 0 1 1 1 1 1 1 0 1 1 1 1
8
9 6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
Kombinacje 1 1 0 0 1 1 1 1 1 1 1 1 1 1
zabronione 1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
3.2.3. Transkodery.
Układy realizujące zamianę jednego kodu dwójkowego na inny kod, lecz nie na
kod  1 z n , nazywamy transkoderami. Transkodery budowane mogą być przez łączenie
wyjść odpowiedniego dekodera z wejściami kodera. Przykładem może być tutaj
transkoder kodu BCD na kod siedmiosegmentowy. Kod siedmniosegmentowy jest
specjalnym kodem służącym do bezpośredniego sterowania wyświetlaczem
siedmiosegmentowym. Układem zawierającym transkoder kodu BCD na kod
siedmiosegmentowy jest przykładowo UCY7447N. Posiada on cztery wejścia (A, B, C,
D), na które podajemy słowo kodowe oraz siedem wyjść do sterowania poszczególnymi
segmentami wyświetlacza. Ponadto układ posiada wejścia RBI i BI służące do
wygaszania zer nieznaczących oraz wejście testowe LT uaktywniające wszystkie
segmenty wyświetlacza. Poniżej przedstawiono symbol transkodera UCY7447N, tablicę
działania, oznaczenia segmentów oraz cyfry i znaki możliwe do otrzymania na
wyświetlaczu.
LT
a
A
b
c
B
d
UCY7447N
C
e
f
D
g
LI
RBI
- 3 -
Politechnika Częstochowska
Liczba Wejścia Wyjścia
a
D C B A a b c d e f g
0 0 0 0 0 0 0 0 0 0 0 1
f
b
1 0 0 0 1 1 0 0 1 1 1 1
g
2 0 0 1 0 0 0 1 0 0 1 0
3 0 0 1 1 0 0 0 0 1 1 0
c
e
4 0 1 0 0 1 0 0 1 1 0 0
5 0 1 0 1 0 1 0 0 1 0 0
6 0 1 1 0 1 1 0 0 0 0 0
d
7 0 1 1 1 0 0 0 1 1 1 1
8 1 0 0 0 0 0 0 0 0 0 0
9 1 0 0 1 0 0 0 1 1 0 0
10 1 0 1 0 1 1 1 0 0 1 0
11 1 0 1 1 1 1 0 0 1 1 0
12 1 1 0 0 1 0 1 1 1 0 0
13 1 1 0 1 0 1 1 0 1 0 0
14 1 1 1 0 1 1 1 0 0 0 0
15 1 1 1 1 1 1 1 1 1 1 1
0 1 2 3 4 5 6 7
8 9 10 11 12 13 14 15
3.2.4. Multipleksery.
Multiplekser jest układem umożliwiającym przełączanie (komutację) sygnałów
cyfrowych. Posiada on kilka wejść informacyjnych, jedno wyjście, wejścia adresowe
(sterujące) oraz wejście strobujące. Multiplekser służy do wybrania jednego określonego
sygnału wejściowego i przełączenia go do wyjścia. Sterowanie multiplekserem polega
na podaniu na wejścia sterujące numeru (w kodzie BCD) wejścia, które ma być
połączone z wyjściem. Wejście strobujące służy do zablokowania pracy multipleksera.
W postaci układów scalonych dostępne są np. UCY74150N, 74151N, 74153N, 74157N.
Rozpatrzmy przykładowo układ UCY74150N. Układ ma 16 wejść danych
(D0÷D15), 4 wejÅ›cia adresowe (A÷D), wejÅ›cie strobujÄ…ce (S) i wyjÅ›cie (W).
Blokowanie układu następuje po podaniu poziomu 1 na wejście strobujące S. Podanie
na wejście strobujące poziomu 0 powoduje działanie układu zgodnie z podaną poniżej
tabelÄ….
- 4 -
Politechnika Częstochowska
S
Wejścia Wyjście
Adresowe StrobujÄ…ce
D C B A S W
D0
X X X X 1 1
D1
0 0 0 0 0
D2
D0
D3
0 0 0 1 0
D1
D4
0 0 1 0 0
D5
D2
D6
0 0 1 1 0
D3
W
D7
UCY74150N
0 1 0 0 0
D8 D4
D9 0 1 0 1 0
D5
D10
0 1 1 0 0
D6
D11
D12 0 1 1 1 0
D7
D13
1 0 0 0 0
D8
D14
1 0 0 1 0
D15
D9
1 0 1 0 0
D10
1 0 1 1 0
D11
D C B A
1 1 0 0 0
D12
1 1 0 1 0
D13
1 1 1 0 0
D14
1 1 1 1 0
D15
3.2.5. Demultipleksery.
Demultiplekser pełni funkcję odwrotną do multipleksera, a mianowicie realizuje
funkcję przełączenia sygnału z jednego wejścia na określone jedno z wielu wyjść.
Podobnie jak multiplekser posiada wejścia sterujące, wejście strobujące, jedno wejście,
a kilka wyjść. W postaci układów scalonych dostępne są np. układy UCY74154N,
74155N. Poniżej przedstawiono oznaczenie symboliczne oraz tablicę działania
demultipleksera UCY74154N. Na wyjściu wybranym przez słowo adresowe pojawia się
stan 0 tylko wtedy, gdy na obu wejściach G1 i G2 panuje stan 0. Wejścia G1 i G2
można połączyć w jedno i traktować jako wejście informacyjne lub jedno z nich stanowi
wejście informacyjne, drugie zaś wejście strobujące. Doprowadzenie do wejścia
strobującego poziomu logicznego 1 powoduje zablokowanie multipleksera. Jeżeli do
wejścia strobującego podamy stan logiczny 0 to układ działa według podanej poniżej
tabeli.
- 5 -
Politechnika Częstochowska
Wejścia Wyjścia
G1 G2 D C B A 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0
0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1
0 0 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1
2
0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1
3
0 0 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1
4
5 0 0 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
6
0 0 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1
G1
7
0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
UCY74154N 8
0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
G2
9
0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1
10
0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1
11
0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1
12
0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1
13
0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1
14
0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
15
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
0 1 X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 0 X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
D C B A 1 1 X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
- 6 -
Politechnika Częstochowska
3.2.6. Przykłady zastosowań.
Sterowanie matrycy 100 diod.
Przy użyciu dwóch dekoderów 7442 można zbudować układ sterowania matrycowego
100 diod typu LED. Jeden z dekoderów jest sterowany sygnałami odpowiadającymi
jednostkom, drugi zaś dziesiątkom liczby dziesiętnej. W danej chwili świeci się tylko
jedna dioda, tj. ta która ma na anodzie wysoki poziom napięcia, a na katodzie niski.
41
1 11 21 31 51 61 71 81 91
Jednostki
2
3
A
4
B
5
UCY7442N
6
C
7
D
8
9
10 30 40 50 60 70 80 90 100
20
A
B
UCY7442N
C
D
Dziesiatki
Linijka diodowa.
Efektownym zastosowaniem demultipleksera jest układ sterowania diodami typu LED.
Wejścia G1 i G2 są połączone z masą co powoduje, że na wybranym przez słowo
adresowe wyjściu pojawia się poziom logiczny  0 i sterowana z tego wyjścia dioda
świeci się. Przy sterowaniu cyklicznym wejść adresowych z pewną małą częstotliwością
otrzymamy efekt przemiatania świecącej diody.
G1
16 diod LED
UCY74154N
G2
R
D C B A
+5V
Multiplekserowe przesyłanie informacji.
- 7 -
Politechnika Częstochowska
Na poniższym rysunku przedstawiono multiplekserowy system przesyłania informacji
cyfrowej zrealizowany przy pomocy 8-bitowego multipleksera i 8-bitowego
demultipleksera. Do wejść adresowych obu tych układów przyłączono liczniki
wyzwalane wspólnym sygnałem taktującym T. Liczniki zliczają cyklicznie 8 kolejnych
impulsów taktujących wyprowadzając na swe wyjścia reprezentację dwójkową liczby
zliczonych impulsów. Po każdej zmianie adresu do wyjścia multipleksera jest
przyłączone kolejne wejście. W demultiplekserze ten sam adres co w multiplekserze
przyłącza linię przesyłową do jednego określonego wyjścia.
0
0
1
1
2
2
3
3
G1 G2
4
4
5
5
6
6
7
7
C
A B
A B C
TAKT
C
Licznik Licznik
C
Reset
Reset
3.3. Pytania sprawdzajÄ…ce:
1. Wyjaśnić pojęcia: koder, dekoder, transkoder.
2. Wyjaśnić działanie multipleksera i demultipleksera.
3. Omówić multipleksowane przesyłanie danych.
3.4. Przebieg ćwiczenia:
Stanowisko do ćwiczenia zostało podzielone na dwie części.
W pierwszej części mamy do dyspozycji: koder 74147 (z kodu  1 z 10 na kod BCD),
dekoder 7442 (z kodu BCD na kod  1 z 10 ) i transkoder 7447 (z kodu BCD na kod
7-segmentowy).
Natomiast w części drugiej multiplekser 8-bitowy 74151 oraz demultiplekser 8-bitowy
74155. Ponadto w drugiej części dostępny jest licznik 74193 potrzebny do
zrealizowania układu multiplekserowanego przesyłania informacji.
- 8 -
Politechnika Częstochowska
Przełączanie między obydwoma częściami układu odbywa się poprzez naciśnięcie
przycisku WYBÓR GRUPY. Informację o tym, który układ jest aktywny daje nam 12
dioda LED: dioda nie świeci - część pierwsza, dioda świeci - część druga.
Opis pierwszej części układu.
Układ dekodera 7442 - wejścia układu (ABCD) zostały podłączone do zadajnika,
wykorzystując cztery ostatnie przełączniki, wyjścia natomiast podłączone bezpośrednio
do pierwszych 10 diod LED (0÷9) monitorujÄ…cych stany tych wyjść.
Układ kodera 74147 - wejścia układu przyłączone są do pierwszych 9 przełączników
zadajnika, natomiast wyjścia układu (ABCD) zostały wyprowadzone na listwę krosującą
przez cztery inwertery. Z powodu braku diod, mogących monitorować stany wyjść,
wyjścia te w trakcie ćwiczenia będziemy łączyli z transkoderem 7447.
Układ transkodera 7447 - wejścia układu (ABCD) zostały wyprowadzone na listwę
krosujÄ…cÄ…, wyjÅ›cia (a÷g) poÅ‚Ä…czone bezpoÅ›rednio z wyÅ›wietlaczem.
Opis drugiej części układu.
UkÅ‚ad multipleksera 74151 - wejÅ›cia ukÅ‚adu (0÷7) poÅ‚Ä…czone zostaÅ‚y z oÅ›mioma
pierwszymi przełącznikami zadajnika, wejścia ABC i S oraz wyjście O zostały
wyprowadzone na listwę krosującą. Dodatkowo wyjście O połączone jest z diodą 8
w celu monitorowania stanu wyjścia.
Układ demultipleksera 74155 - wejścia ABC i G zostały wyprowadzone na listwę
krosujÄ…cÄ…, natomiast wyjÅ›cia (0÷7) poÅ‚Ä…czono bezpoÅ›rednio z diodami LED (diody 0÷7)
monitorującymi stany tych wyjść.
W drugiej części układu wyprowadzono dodatkowe wyjście TAKT z przełącznika
taktującego oznaczonego TAKT, oraz dołączono licznik binarny 7493 z wejściami
i wyjściami wyprowadzonymi na listwę krosującą, który będzie pomocny przy układzie
multiplekserowego przesyłania informacji.
Przystępując do ćwiczenia należy nałożyć odpowiednią płytę czołową na układ
uniwersalny. Przed załączeniem zasilania układu ustawiamy, na przełącznikach S3,
numer ćwiczenia. Przełączniki te powinny być ustawione zgodnie z opisem na płycie
czołowej zamieszczonym obok nich.
Po włączeniu zasilania do pracy gotowa jest pierwsza część układu
- 9 -
Politechnika Częstochowska
Badanie dekodera 7442. Posługując się czterema ostatnimi przełącznikami zadajnika
ustawiamy słowa wejściowe ABCD dekodera odczytując jednocześnie stany wyjść
na diodach LED. Wyniki badania wpisujemy do podanej poniżej tabeli.
Zakodowana Wejścia Wyjścia
liczba D C B A 0 1 2 3 4 5 6 7 8 9
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
1 0 1 0
1 0 1 1
Kombinacje 1 1 0 0
zabronione 1 1 0 1
1 1 1 0
1 1 1 1
Badanie transkodera 7447. Korzystając z wyjść oznaczonych  1 i  0 zadajemy słowa
wejściowe transkodera ABCD zgodnie z poniższą tabelą. Wyjścia układu połączone są
bezpośrednio z elementami jednej cyfry wyświetlacza LED. Dla każdego słowa
wejściowego wpisujemy do tabeli symbol uzyskany na wyświetlaczu.
D C B A D C B A D C B A D C B A
Wejści 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1
a
Symbol
Wejści 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1
a
Symbol
Wejści 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1
a
Symbol
Wejści 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
a
Symbol
- 10 -
Politechnika Częstochowska
Badanie kodera 74147. Z powodu braku czterech wolnych diod wyjścia ABCD kodera
należy połączyć przewodami z wejściami transkodera 7447 i z jego wyjść odczytywać
stany odpowiadające stanom wyjść ABCD kodera 74147. Aby było to poprawne
zanegowane wyjścia ABCD połączone zostały przez inwertery. Z uwagi na to, że
wejścia enkodera są zanegowane, stanem aktywnym jest stan 0. Na początku należy
wiÄ™c wszystkie przeÅ‚Ä…czniki zadajnika wejść 1÷9 przeÅ‚Ä…czyć w stan  1 . NastÄ™pnie
przełączając jeden z nich w stan  0 wyróżniamy jedno z wejść, które ma zostać
zakodowane w kodzie BCD. Symbole odczytane z wyświetlacza wpisujemy do
poniższej tabeli.
1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9
Wejścia 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
Symbol
Wejścia 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1
Symbol
Wejścia 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1
Symbol
Wejścia 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1
Symbol
Wejścia 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0
Symbol
Przechodzimy do badania drugiej części ćwiczenia.
Aby przełączyć układ należy wcisnąć przycisk WYBÓR GRUPY. Zaświecenie się 12
diody LED oznacza przełączenie się układu na część drugą ćwiczenia.
W tej części ćwiczenia będziemy badać działanie 8-bitowego multipleksera 74151
i 8-bitowego demultipleksera 74155.
Badanie multipleksera 75151. Wejścia multipleksera są połączone z pierwszymi
ośmioma przełącznikami zadajnika, za pomocą którego ustalamy jaki poziom logiczny
będzie panował na poszczególnych wejściach. Wejścia adresowe i wejście strobujące
multipleksera zostały wyprowadzone na listwę krosującą. Wyjście zostało połączone z
diodÄ… LED nr 8oraz wyprowadzone na listwÄ™ krosujÄ…cÄ….
- 11 -
Politechnika Częstochowska
Na wejście strobujące podajemy stan logiczny  1 . Na wejścia sygnałowe podajemy
określone przez nas stany. Na wejścia adresowe podajemy kolejne adresy wejść
obserwująć jednocześnie wyjście - 8 diodę LED - i wpisując wyniki do tabeli.
Następnie na wejście strobujące podajemy stan logiczny  0 i ponownie na wejścia
adresowe podajemy kolejne adresy wejść obserwując wyjście i wpisując wyniki do
tabeli.
Wejścia Wyjście
Sygnałowe Adresowe Strobujące
0 1 2 3 4 5 6 7 C B A S W
X X X 1
X X X 1
X X X 1
X X X 1
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
Badanie demultipleksera 74155. W ćwiczeniu przygotowany jest multiplekser 8-bitowy
74155. Wejścia adresowe oraz wejście danych zostały wyprowadzone na gniazda listwy
krosujÄ…cej. WyjÅ›cia natomiast poÅ‚Ä…czono z diodami LED 0÷7 monitorujÄ…cymi ich stany.
Badanie demultipleksera polegało będzie na przekazaniu poziomu logicznego
wejściowego  1 na poszczególne wyjścia. Podawać na wejścia stany logiczne zgodnie
z poniższą tabelą, natomiast stany wyjść odczytane z odpowiednich diod LED należy
wpisać do tabeli.
Wejścia Wyjścia
G C B A 0 1 2 3 4 5 6 7
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
- 12 -
Politechnika Częstochowska
Multipleksowane przesyłanie danych. W celu wykorzystania multipleksowanego
przesyłania danych należy połączyć ze sobą dwa stoły w sposób jak pokazano
na poniższym rysunku.
Na stole pierwszym wykorzystano multiplekser, którego wyjście połączono z wejściem
demultipleksera na stole drugim. Oba układy adresowane są przez liczniki binarne 7493
taktowane ręcznie wspólnym sygnałem taktującym pochodzącym z przełącznika TAKT
na stole pierwszym i przesyłanym na stół drugi. Na stole pierwszym zadajemy określone
stany logiczne na wejściach multipleksera, przełącznikiem TAKT zadajemy 8 kolejnych
pełnych impulsów taktujących. Na stole drugim spisujemy po każdym z impulsów
taktujących stany logiczne na wyjściach (diody LED).
0
0
1
1
2
2
3
3
G1 G2
4
4
5
5
6
6
7
7
C
A B A B C
TAKT
C
Licznik Licznik
C
Reset
Reset
3.5. Opracowanie ćwiczenia.
1. Na podstawie symboli odczytanych z wyświetlacza LED przy badaniu transkodera
7447 okreÅ›lić poziomy logiczne na wyjÅ›ciach a÷g, wiedzÄ…c, że wyÅ›wietlacz byÅ‚
wyświetlaczem ze wspólną anodą.
2. Na podstawie symboli odczytanych z wyświetlacza LED przy badaniu kodera 74147
określić stany wyjść za inwerterami (A B C D ) oraz bezpośrednio na wyjściu
kodera (ABCD).
3. Po badaniu multipleksowanego przesyłania danych zespoły z obu stołów porównują
wyniki: czy słowo wysłane przez pierwszy stół równa się słowu odebranemu przez
drugi stół.
- 13 -
ĆWICZENIE nr 6
UKA
ADY ARYTMETYCZNE cz. I
Poltechnika Częstochowska
1.1 Cel ćwiczenia.
Celem ćwiczenia jest zapoznanie się z budową i działaniem sumatorów,
subtraktorów i komparatorów cyfrowych.
1.2 Wprowadzenie.
Układy cyfrowe mogą przetwarzać tylko informację binarną, tj.
dwuwartościową. Wynika stąd konieczność przejścia z ogólnie przyjętego
systemu dziesiętnego na system binarny. Liczby dziesiętne zazwyczaj
przedstawia się w naturalnym kodzie dwójkowym, w kodzie ósemkowym
(oktalnym), szesnastkowym (heksadecymalnym) lub w kodzie BCD.
Jeżeli przy zapisie liczby binarnej uwzględnia się znak to zapisujemy go
w postaci bitu przed najstarszym bitem liczby. Liczbie dodatniej odpowiada bit
znaku równy 0, dla liczby ujemnej równy 1. Liczby binarne przedstawia się
w zapisach: znak-moduł, uzupełnień do 1 (p.-1), uzupełnień do 2 (p.).
Liczba w postaci znak-moduł. Liczba ujemna daje się łatwo przedstawić,
jeżeli na najstarszej pozycji zostanie umieszczony bit znaku s. Zero oznacza
liczbę dodatnią, a jedynka ujemną. Poprawna interpretacja znaku liczby może
nastąpić tylko przy stałej długości słowa. Przykład dla słowa 8-bitowego:
+11810 = 0 1 1 1 0 1 1 02
- 11810 = 1 1 1 1 0 1 1 02
Liczba w postaci uzupełnienia do dwóch (two s complement).
Przedstawienie liczby w postaci znak-moduł ma tę wadę, że nie ułatwia
dodawania liczb o przeciwnych znakach. W przypadku wystÄ…pienia znaku minus
sumator musi być przestawiony na odejmowanie. Przy zapisie w postaci
uzupełnienia do dwóch nie jest to potrzebne. W zapisie w postaci uzupełnienia do
dwóch najstarszy bit ma wagę ujemną. Pozostała część liczby jest normalnym
kodem dwójkowym. Również w tym zapisie długość słowa musi być stała,
aby można było jednoznacznie zdefiniować najstarszy bit. W przypadku liczby
dodatniej wartość najstarszego bitu wynosi 0. Dla liczby ujemnej bit ten ma
wartość 1, bo tylko ta pozycja ma ujemną wagę. Przykład dla słowa 8-bitowego:
+11810 = 0 1 1 1 0 1 1 0 = BN
- 11810 = 1 0 0 0 1 0 1 0 = X
Przejście z liczby dodatniej na równą co do modułu liczbę ujemną jest oczywiście
nieco trudniejsze niż przy zapisie znak-moduł. Załóżmy, że liczba dwójkowa BN
ma bez bitu znaku długość N. Stąd waga pozycji znaku wynosi -2N. Liczbę -BN
przedstawia wzór:
-BN = -2N + X
Stąd wartość dodatniej reszty X X = 2N - BN
To wyrażenie nosi nazwę uzupełnienia do dwóch BN(2) liczby BN. Można je łatwo
wyliczyć na podstawie BN. Rozważmy największą liczbę, jaką można
przedstawić za pomocą N pozycji. Ma ona wartość 11111......=2N - 1.
Odejmując od niej dowolną liczbę dwójkową BN otrzymujemy również liczbę
- 2 -
Poltechnika Częstochowska
dwójkową, w której wszystkie bity są negacjami odpowiednich bitów BN. Liczba
taka nazywa się uzupełnieniem do jedności BN(1) liczby BN. Stąd mamy:
BN(1) = 2N -1 - BN i BN(2) = BN(1) + 1
Zapis liczby dwójkowej w postaci uzupełnienia do dwóch otrzymujemy więc
przez negację wszystkich jej pozycji oraz dodanie 1. Przykład 8-bitowej liczby
dwójkowej w uzupełnieniu do dwóch:
11810 = 01110110
uzupełnienie do jedności 10001001
+ 1
uzupełnienie do dwóch 10001010 = - 11810
Przejście odwrotne:
uzupełnienie do jedności 01110101
+ 1
uzupełnienie do dwóch 01110110 = + 11810
Sumatory są układami dodającymi dwie liczby binarne. Najprostszy
przypadek występuje wówczas, gdy trzeba dodać dwie liczby jednobitowe.
Aby móc zaprojektować odpowiedni układ logiczny, należy rozpatrzyć wszystkie
możliwe przypadki i utworzyć tablice funkcji logicznych. Przy dodawaniu dwóch
liczb jednobitowych mogą wystąpić następujące przypadki: 0+0=0, 0+1=1,
1+0=1, 1+1=10.
ai bi si ci
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Rys. 1. Tablica prawdy półsumatora.
Jeżeli zarówno A, jak i B są jedynkami, przy dodawaniu występuje
przeniesienie do starszej pozycji. Wobec tego sumator musi mieć dwa wyjścia:
jedno wyjście dla sumy na odpowiadającej sumatorowi pozycji i jedno wyjście
przeniesienia do następnej pozycji. Dochodząc do tablicy prawdy przedstawionej
na Rys. 1. przydzielamy liczbom A i B zmienne logiczne ai i bi. Przeniesienie
oznaczmy przez ci, a sumÄ™ jako si. Otrzymujemy stÄ…d funkcje Boole`owskie
w postaci normalnej sumy ci = aibi oraz si = aibi + aibi = ai •" bi .
Rys. 2. Układ półsumatora.
- 3 -
Poltechnika Częstochowska
Przeniesienie jest iloczynem zmiennych wejściowych (funkcja AND),
suma zaś funkcją nierównoważności (EXOR). Układ, który realizuje te dwie
zależności, nazywamy półsumatorem (Rys. 2 ).
W przypadku dodawania liczb dwójkowych wielopozycyjnych półsumator
można zastosować tylko na najmłodszej pozycji. Na wszystkich pozostałych
trzeba dodawać nie dwa, ale trzy bity z powodu przeniesienia z młodszej pozycji.
W ogólnym przypadku dla każdego bitu jest potrzebny układ logiczny o trzech
wejściach ai, bi, ci-1 oraz dwóch wyjściach si i ci. Układ taki nosi nazwę pełnego
sumatora. Można go zrealizować w sposób pokazany na Rys. 3. za pomocą
dwóch półsumatorów. Tablica prawdy pełnego sumatora jest przedstawiona
na Rys. 4. Funkcje Boole`owskie są następujące ci = aibi + aici-1 + bici-1 oraz
si = ai •" bi •" ci-1.
Rys. 3. Układ pełnego sumatora.
Wejście Wyjście
ai bi ci-1 si ci
0 0 0 0 0
0 1 0 1 0
1 0 0 1 0
1 1 0 0 1
0 0 1 1 0
0 1 1 0 1
1 0 1 0 1
1 1 1 1 1
Rys. 4. Tablica prawdy pełnego sumatora.
Aby móc dodawać dwie wielopozycyjne liczby dwójkowe potrzeba
na każdą pozycję jeden pełny sumator. Sumatory wielobitowe można podzielić na
dwójkowe (sumowanie liczb binarnych) i dziesiętne (sumowanie liczb
dziesiętnych kodowanych dwójkowo). Działanie sumatora może odbywać się
szeregowo (sumowane są kolejne bity dodajnej i dodajnika) lub równolegle
(wszystkie bity sumowane są jednocześnie).
Subtraktor jest układem realizującym odejmowanie dwu liczb binarnych.
Subtraktor można nazwać pewnym przypadkiem sumatora ze zmianą ai na ai
w funkcji pożyczki. Układy wielobitowe subtraktorów budowane są analogicznie
- 4 -
Poltechnika Częstochowska
jak odpowiednie sumatory. Praktycznie do budowy wielobitowych układów
odejmujących wykorzystuje się scalone sumatory uzupełnione dodatkowymi
układami wejściowymi, wyjściowymi i generującymi znak wyniku.
Wejście Wyjście
ai bi vi-1 di vi
0 0 0 0 0
0 1 0 1 1
1 0 0 1 0
1 1 0 0 0
0 0 1 1 1
0 1 1 0 1
1 0 1 0 0
1 1 1 1 1
Rys. 5. Tablica prawdy pełnego subtraktora.
Komparatory to układy logiczne, które porównują ze sobą liczby.
Najważniejsze kryteria porównania to A=B, A>B i Adwóch liczb dwójkowych to identyczność wszystkich bitów. Komparator
powinien dawać na wyjściu 1 wówczas, gdy dwie porównywane liczby są sobie
równe. W przypadku dwóch liczb 1-bitowych wystarczy użyć bramki EXOR.
Bardziej uniwersalne komparatory prócz wykrywania równości wskazują, która
z porównywanych liczb jest większa. Określa się je mianem komparatora
A B A>B A=B A0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
Rys. 6. Tablica stanu komparatora 1-bitowego.
wartości.
Dla utworzenia funkcji logicznych należy skorzystać z przedstawionej
na Rys. 6. tablicy stanu. Na jej podstawie otrzymamy bezpośrednio układ
realizujÄ…cy tÄ™ funkcjÄ™, przedstawiony na Rys. 7.
1.3 Pytania sprawdzajÄ…ce.
1. Omówić uzupełnienie do dwóch liczb ujemnych.
2. Przedstawić liczby 5, 9, 15, 28, 42 oraz ich uzupełnienie do dwóch.
3. Omówić działanie i
narysować sumator i
subtraktor 1-bitowy.
4. Dokonać klasyfikacji
sumatorów.
5. Omówić budowę zasadę
działania komparatora 1-
bitowego.
- 5 -
Rys. 7. Schemat komparatora 1-bitowego.
Poltechnika Częstochowska
1.4 Opis układu pomiarowego.
Ćwiczenie składa się z dwóch osobnych części. Na stanowisko
laboratoryjne należy nałożyć płytę czołową zatytułowaną  Elementy
arytmetyczne cz. I , a po wykonaniu części pierwszej nałożyć płytę  Elementy
arytmetyczne cz. II . Część pierwsza ćwiczenia składa się z układu sumatora-
subtraktora 1-bitowego, komparatora szeregowego oraz układów pomocniczych
takich jak rejestry przesuwne, przerzutnik D oraz rejestr sumy. Na Rys. 8.
przedstawiony jest schemat sumatora-subtraktora 1-bitowego wykorzystywanego
w ćwiczeniu, a na Rys. 9 schemat komparatora szeregowego. Przełącznik
Rys. 8. Schemat układu sumatora-subtraktora 1-bitowego.
 Wybór grupy służy do ustawienia przesuwania rejestrów w prawo lub w lewo
w zależności czy jest wykorzystywany sumator czy komparator. Przy pomocy
przełącznika SUB można wykorzystywać układ jako sumator lub subtraktor.
Taktowania dokonuje ćwiczący przy pomocy przełącznika TAKT. Diody LED,
wyświetlacze oraz zadajniki zostały wykorzystane zgodnie z opisem na płycie
czołowej.
Rys. 9. Schemat układu komparatora szeregowego.
1.5 Program ćwiczenia.
Przed rozpoczęciem ćwiczenia prowadzący nakłada płytę czołową
na stanowisko laboratoryjne oraz ustawia kod ćwiczenia na przełączniku
ćwiczeń. Podłącza zasilanie.
- 6 -
Poltechnika Częstochowska
1.5.1 Sumator-subtraktor 1-bitowy.
Zmontować układ według Rys. 10, wyzerować układ (RESET), ustawić
przełącznikiem  Wybór grupy numer 0 (na wyświetlaczu W1). Połączyć punkty
E, SUB i Ci-1 ze stanem L. Ustawić na zadajnikach ZA=1100 i ZB 1010. Wcisnąć
przełącznik WPIS i podać jeden impuls zegarowy (TAKT). Następnie wcisnąć
ponownie WPIS i podawać impulsy zegarowe przy pomocy przełącznika TAKT.
Wyniki należy wpisać do Tabela 1 (Ai - LED 12, Bi - LED 11, Si - LED 10, Ci -
LED 9, Ci-1 - LED 8). Następnie powtórzyć badanie dla Ci-1=H.
Rys. 10. Układ do badania sumatora-subtraktora 1-bitowego.
Tabela 1.
Wejście Wyjście
ai bi si ci
0 0
0 1
1 0
1 1
Po wykonaniu badania sumatora 1-bitowego należy połączyć punkt SUB
ze stanem H (załączenie substraktora) i dla różnych wartości Ci-1 powtórzyć
badanie jak dla sumatora..
1.5.2 Sumator-subtraktor szeregowy.
Zmontować układ według Rys. 11, wyzerować układ. Połączyć punkt
SUB ze stanem L. Ustawić na zadajnikach ZA=1100 i ZB 1010. Wcisnąć
przełącznik WPIS i podać jeden impuls zegarowy (TAKT). Następnie wcisnąć
ponownie WPIS i podawać impulsy zegarowe przy pomocy przełącznika TAKT.
Podczas taktowania należy zwrócić uwagę na stan wskaz
ników LED (Ai - LED
12, Bi - LED 11, Si - LED 10, Ci - LED 9, Ci-1 - LED 8). Wynik odczytać
w rejestrze sumy (wyświetlacze W3 i W2 heksadecymalnie) po odpowiedniej
liczbie impulsów taktujących. Z kolei łącząc punkt SUB ze stanem L
- 7 -
Poltechnika Częstochowska
(sumowanie) lub H (odejmowanie) przeprowadzić następujące działania
arytmetyczne dla dwóch różnych liczb A i dwóch różnych liczb B: A+0=A,
A+B=7, A+B=S, A-0=A, A-B=S (S>0), A-B=S (S<0), 0-B= -B. Przed
wykonaniem każdego działania układ należy wyzerować. Wyniki przedstawić
w Tabela 2. (A - LED0-3, B - LED4-7, S - W3 i W2).
Rys. 11. Układ sumatora-subtraktora szeregowego.
Tabela 2.
Binarnie A Binarnie B Działanie Binarnie S Hex S Ilość
A3 A2 A1 A0 B3 B2 B1 B0 S7 S6 S5 S4 S3 S2 S1 S0 Taktów
A+0=A
...
0-B = -B
1.5.3 Akumulacyjny sumator szeregowy.
Zmontować układ według Rys. 12, wyzerować układ. Połączyć punkt
SUB ze stanem L. Ustawić na zadajniku ZA=0001. Wcisnąć przełącznik WPIS
i podać jeden impuls zegarowy (TAKT). Następnie wcisnąć ponownie WPIS
i podawać impulsy zegarowe przy pomocy przełącznika TAKT. Podczas
taktowania należy zwrócić uwagę na stan wskaz
ników LED (Ai - LED 12,
Bi - LED 11, Si - LED 10, Ci - LED 9, Ci-1 - LED 8). Wynik należy odczytać
w rejestrze sumy (wyświetlacze W3 i W2 heksadecymalnie) po ośmiu impulsach
taktujących. Przed 8 impulsem należy wcisnąć WPIS, na zadajniku ZA zadać
następny składnik sumowania i podać ósmy takt. Po nim ponownie wcisnąć
WPIS. Z kolei Å‚Ä…czÄ…c punkt SUB ze stanem L (sumowanie) lub H (odejmowanie)
przeprowadzić następujące działania arytmetyczne dla dwóch różnych liczb A:
A+A=2A, A1+A2+A3=S, A1-A2+A3=S , A1+A2+...+An=S oraz własne trzy
działania. Przed wykonaniem każdego działania układ należy wyzerować. Wyniki
przedstawić w Tabela 3 (A - LED0-3, S - W3 i W2).
- 8 -
Poltechnika Częstochowska
Rys. 12. Układ sumatora akumulującego.
Tabela 3.
Binarnie A Działanie Binarnie S Hex S Ilość
A3 A2 A1 A0 S7 S6 S5 S4 S3 S2 S1 S0 Taktów
A+0=S
A+S=2A
...
A1+0=S
...
An+S =Sn
1.5.4 Komparator szeregowy.
Zmontować układ według Rys. 13, wyzerować układ. Ustawić
na zadajnikach ZA=0011 i ZB=0010. Wcisnąć przełącznik WPIS i podać jeden
impuls zegarowy (TAKT). Następnie wcisnąć ponownie WPIS i podawać
impulsy zegarowe przy pomocy przełącznika TAKT. Podczas taktowania należy
zwrócić uwagę na stan wskaz
ników LED (Ai - LED 12, Bi - LED 11, A>B -
LED10, A=B - LED 9, ATabela 4.
A B Ai Bi A>B A=B A0011 0010 0 0 1
0 0 2
1 1 3
1 0 4
... ...
- 9 -
Poltechnika Częstochowska
Rys. 13. Układ komparatora szeregowego MSB.
- 10 -
ĆWICZENIE nr 7
UKA
ADY ARYTMETYCZNE cz. II
Poltechnika Częstochowska
1.1 Cel ćwiczenia.
Celem ćwiczenia jest zapoznanie się z budową i działaniem scalonych
układów realizujących funkcje arytmetyczne.
1.2 Wprowadzenie.
Najbardziej rozpowszechnionym
sumatorem jest układ typu 7483.
Monolityczny układ scalony 7483 jest
czterobitowym sumatorem
dwójkowym równoległym z
przeniesieniem równoległym. Sumator ma
wyjścia sumy z każdego bitu oraz wyjście
przeniesienia (C4) z ostatniego bitu.
Posiada również wejście (C0)
Rys. 1. Symbol sumatora 7483.
przeniesienia z poprzedniej pozycji na
pierwszy bit sumatora. Symbol sumatora 7483 przedstawiono na Rys. 1.
Scalonym komparatorem
jest układ typu 7485. Układ ten
jest komparatorem wielkości
dwóch liczb dwójkowych
czterobitowych z możliwością
określania, która z liczb jest
większa. Ten uniwersalny
komparator ma wejścia liczb
porównywanych A3,A2,A1,A0 i
Rys. 2. Symbol komparatora 7485.
B3,B2,B1,B0 oraz wejścia i
wyjścia kaskadowe AB (odpowiednio IO, IE , IL i ALB, AEB,
AGB), umożliwiające tworzenie układów porównujących liczby o większej
liczbie bitów niż cztery.
1.3 Pytania sprawdzajÄ…ce.
1. Sklasyfikować scalone sumatory i komparatory.
1.4 Opis układu pomiarowego.
Część druga ćwiczenia składa się z pięciu sumatorów scalonych typu
7483, komparatora scalonego typu 7485 oraz układu kombinacyjnego.
Przełącznikami SEL1 i SEL0 binarnie zadaje się numer układu pomiarowego.
Elementy składowe (sumatory, komparator itd.) zostały połączone wewnętrznie w
cztery układy pomiarowe, bez możliwości ingerencji w połączenia ze strony
ćwiczącego. Diody LED, wyświetlacze oraz zadajniki zostały wykorzystane
zgodnie z opisem na płycie czołowej.
- 2 -
Poltechnika Częstochowska
1.5 Program ćwiczenia.
Przed rozpoczęciem ćwiczenia prowadzący nakłada płytę czołową
na stanowisko laboratoryjne oraz ustawia kod ćwiczenia na przełączniku
ćwiczeń. Podłącza zasilanie.
1.5.1 Sumator równoległy typu 7483.
Przed rozpoczęciem dalszej części ćwiczenia prowadzący zmienia płytę
czołową na  Elementy arytmetyczne cz.II , ustawia kod ćwiczenia
na przełączniku ćwiczeń. Podłącza zasilanie.
Zaznajomić się z układem według Rys. 3, wyzerować układ (RESET),
ustawić binarnie przełącznikami  Wybór grupy numer 0 (na wyświetlaczu W3).
Ustawić na zadajnikach ZK=1100 i ZY=1010 oraz ZX0=0. Wyniki należy wpisać
do Tabela 1. Następnie powtórzyć badanie dla ZX0=1. Powtórzyć całość dla
Rys. 3. Sumator równoległy typu 7483.
własnych czterech liczb ZY i ZK.
Tabela 1.
ZK ZY ZX0 S4 S3 S2 S1 C4
1100 1010 0
... ... ...
- 3 -
Poltechnika Częstochowska
1.5.2 Sumator BCD.
Zaznajomić się z układem według Rys. 4, wyzerować układ, ustawić
binarnie przełącznikami  Wybór grupy numer 1 (na wyświetlaczu W3). Ustawić
na zadajnikach ZK=0100 i ZY=0111. Wyniki należy wpisać do Tabela 6.6.
Powtórzyć całość dla własnych czterech liczb ZY i ZK.
Rys. 4. Schemat sumatora BCD.
Tabela 2.
ZK ZY LED3 LED2 LED1 LED0 LED4 LED5 LED6 S4 S3 S2 S1 C4
0100 0111
... ...
1.5.3 Komparator równoległy typu 7485.
Zaznajomić się z układem według Rys. 5, wyzerować układ, ustawić
binarnie przełącznikami  Wybór grupy numer 2 (na wyświetlaczu W3). Ustawić
na zadajnikach ZX=0110 i ZY=0111. Zadajnikiem ZK należy ustawić
przeniesienie z poprzedniej sekcji komparatora np. ZK=000. Wyniki należy
wpisać do Tabela 3. Powtórzyć całość dla własnych pięciu liczb ZY i ZX oraz
różnych przeniesień ZK.
Rys. 5. Komparator równoległy typu 7485.
Tabela 3.
ZX ZY ZK0 ZK1 ZK2 AB
0110 0111
... ...
- 4 -
Poltechnika Częstochowska
1.5.4 Mnożarka 4bity*4bity.
Zaznajomić się z układem według Rys. 6., wyzerować układ, ustawić
binarnie przełącznikami  Numer układu numer 3 (na wyświetlaczu W3).
Ustawić na zadajnikach ZX=0110, ZY=0111 i ZK=0000. Wyniki należy wpisać
do Tabela 4. Wejść C0 każdego sumatora nie należy traktować jako przeniesienie
z poprzedniej pozycji, lecz jako włączanie lub wyłączanie dodawania (gdy C0=0,
wtedy S=A+0; gdy C0=1, wtedy S=A+B). Powtórzyć całość dla własnych pięciu
liczb ZY, ZX i ZK.
Rys. 6. Schemat logiczny mnożarki 4-bitowej.
Tabela 4.
ZK ZY ZK LED8 LED9 LED10 S7 S6 S5 S4 S3 S2 S1 S0
0100 0111 0000
... ...
1.6 Opracowanie ćwiczenia.
Przeanalizować otrzymane w tabelach wyniki. Ocenić poprawność
wykonywanych działań. Przeanalizować działanie sumatora-subtraktora oraz
komparatora szeregowego. Wyciągnąć odpowiednie wnioski z ćwiczenia.
Zaprojektować inne rozwiązanie mnożarki (np. szeregowej).
- 5 -
ĆWICZENIE nr 8
ZASTOSOWANIE UKA
ADÓW
CYFROWYCH
POLTECHNIKA CZ
STOCHOWSKA
1.1 Cel ćwiczenia.
Celem ćwiczenia jest zapoznanie się z możliwościami wykorzystania
elementów cyfrowych do tworzenia funkcjonalnych układów elektronicznych.
1.2 Wprowadzenie
Cyfrowe przetwarzanie i przechowywanie informacji wyróżnia się
wieloma zaletami w porównaniu z techniką analogową. Są to przede wszystkim
następujące właściwości:
- duża dokładność przetwarzania;
- łatwość przechowywania informacji wyrażonej w postaci dwójkowej;
- łatwość realizacji systemów cyfrowych.
Systemy cyfrowe w odróżnieniu od analogowych charakteryzują się dużą
regularnością budowy, tj. zawierają dużą liczbę powtarzających się podzespołów,
które są dostępne w postaci układów scalonych lub tworzą powtarzalną strukturę
wewnętrzną układów scalonych o większym stopniu scalenia. Konstruktor
systemu cyfrowego dysponuje bogatym asortymentem układów cyfrowych
scalonych, począwszy od podstawowych bramek logicznych, a skończywszy
na pamięciach i układach mikroprocesorowych. Zapewnia to dużą elastyczność
projektowania.
Na Rys. 1.1 przedstawiono schemat
Sygnały
cyfrowe analogowe blokowy typowego urzÄ…dzenia cyfrowego.
Składa się ono z układów przetwarzania
A/C
i przechowywania informacji oraz wejściowych
i wyjściowych układów sprzęgających. Sygnały
Wejściowe układy
wejściowe mogą pochodzić z różnych obiektów,
sprzęgające
na przykład z przekaz
nika w aparaturze
kontrolnej (sygnał cyfrowy o dwóch poziomach
Układy przetwarzania,
przechowywania informacji
dyskretnych) lub z termoelementu (sygnał
analogowy), czy też z układów i urządzeń
Wyjściowe układy
przeznaczonych do wprowadzania informacji.
sprzęgające
Sygnały wejściowe mogą mieć postać analogową
lub cyfrową, przy czym w przypadku sygnałów
C/A
analogowych zachodzi konieczność ich
Sygnały
przetwarzania do postaci cyfrowej za pomocÄ…
cyfrowe analogowe
przetwornika a/c.
Następny etap wprowadzania informacji
Rys. 1.1. Schemat blokowy
to standaryzacja wszystkich sygnałów
typowego urzÄ…dzenia
wejściowych do postaci akceptowanej przez
cyfrowego.
układy przetwarzania i przechowywania tych
informacji. Standaryzacja ta odbywa się za pośrednictwem wejściowych układów
sprzęgających i może przykładowo dotyczyć translacji poziomów napięć
sygnałów, separacji galwanicznej itp.
Układ przetwarzania i przechowywania informacji może mieć sztywną
konfigurację układową lub też może być układem programowanym. Wytworzone
- 2 -
POLTECHNIKA CZ
STOCHOWSKA
w tym układzie sygnały cyfrowe są podawane, przez wyjściowe układy
sprzęgające, do wskaz
ników i układów wykonawczych. W wyjściowych
układach sprzęgających następuje przetworzenie sygnałów cyfrowych do postaci
akceptowanej przez odbiorniki tych sygnałów. Jeżeli odbiornik wymaga sygnału
w postaci analogowej, to konieczne jest włączenie na wyjściu przetwornika c/a.
1.2.1 Transmisja szeregowa
Konwertery umożliwiające równoległe wprowadzanie informacji i jej
szeregowe wyprowadzenie lub szeregowe wprowadzanie i równoległe
wyprowadzanie znajdują zastosowanie w wielu układach elektronicznych.
Na przykład mogą być stosowane do zmiany informacji równoległej z klawiatury
na postać szeregową lub do szeregowej transmisji informacji pomiędzy
systemami cyfrowymi.
Układ Układ
taktowania taktowania
Linia zegarowa Rejestr
Rejestr
SIPO
PISO
Wejścia Wyjścia
Linia transmisyjna
Nadajnik Odbiornik
Rys. 1.2. Schemat blokowy realizacji transmisji szeregowej.
Na Rys. 1.2. przedstawiono schemat blokowy realizacji transmisji
szeregowej jednokierunkowej. Jeżeli założymy, że sygnałem wejściowym jest
słowo 8-bitowe to jako rejestr typu PISO można wykorzystać uniwersalny rejestr
przesuwający 74198. Spełnia on wszystkie funkcje potrzebne do projektowania
urządzeń lub systemów cyfrowych, a mianowicie:
- wprowadzanie równoległe,
- przesuwanie w prawo,
- przesuwanie w lewo,
- blokada zegara.
Rejestr ma równoległe wejścia i wyjścia, szeregowe wejścia dla przesuwania
w prawo i w lewo, wejścia rodzaju pracy oraz asynchroniczne i niezależne
od innych wejść - wejście zerowania.
Transmisja szeregowa wymaga w zasadzie jedynie linii dwuprzewodowej,
lecz problemy jakie wynikają z synchronizacji układów taktowania części
nadawczej i części odbiorczej, skłaniają projektantów do wyprowadzenia jeszcze
jednego przewodu - przewodu zegarowego (Rys. 1.2). W tym wypadku wystarczy
działanie tylko jednego układu taktowania, nadajnika lub odbiornika.
Informacja przesyłana w postaci sygnału cyfrowego między układami
lub urządzeniami jest narażona na zakłócenia. Zakłócenia mogą pochodzić
ze z
ródeł zewnętrznych emitujących falę elektromagnetyczną lub powodujących
stany nieustalone. Przyczyną zakłóceń mogą być też przesłuchy powstające
- 3 -
POLTECHNIKA CZ
STOCHOWSKA
między przewodami przenoszącymi sygnały użytkowe lub odbicia w torach
przesyłania. Przy przesyłaniu sygnałów cyfrowych na krótkie odległości tor
przesyłowy ma charakter linii niesymetrycznej w postaci ścieżki drukowanej
lub przewodu. W celu zminimalizowania wpływu zakłóceń, takie połączenia
powinny być w miarę możliwości jak najkrótsze. Przy większych odległościach
występują zjawiska charakterystyczne dla linii długich.
Zmniejszenie wpływu zakłóceń w liniach niesymetrycznych, a taki
charakter ma większość połączeń w układach elektronicznych, można uzyskać
przez zastosowanie częściowego ich ekranowania, przez skręcenie pary
przewodów lub pełne ekranowanie z wykorzystaniem przewodu współosiowego.
Dodatkowe zmniejszenie zakłóceń uzyskuje się przez galwaniczną
separację obwodów nadajnika i odbiornika  brak wspólnej masy.
1.3 Pytania sprawdzajÄ…ce.
1. Wymień wady i zalety cyfrowego przetwarzania informacji.
2. Przeanalizuj schemat blokowy typowego urzÄ…dzenia cyfrowego.
3. Omów sposób realizacji transmisji szeregowej jednokierunkowej.
4. Wymień sposoby eliminacji zakłóceń w linii transmisyjnej.
1.4 Opis układu pomiarowego.
Ćwiczenie składa się z dwóch osobnych części. Na stanowisko
laboratoryjne należy nałożyć płytę czołową zatytułowaną  Zastosowanie układów
cyfrowych cz. I , Część pierwsza ćwiczenia służy do prezentacji transmisji
szeregowej jedno i dwukierunkowej. Na każdym stanowisku do wykorzystania
jest układ nadajnika i układ odbiornika.
Nadajnik składa się z rejestru uniwersalnego typu 74198, układu wyboru
zegara oraz układy zegarowego. Przełącznik WA służy do wybierania z
ródła
taktowania (zegar nadajnika lub zegar zewnętrzny), przełącznik RODZ_A
ustawia sposób taktowania (ręczne przełącznikiem TAKT_A lub automatyczne
1Hz z impulsem startowym START_A). Do wpisywania danych do rejestru służy
przełącznik WPIS.
Odbiornik składa się z rejestru przesuwającego typu 74164, układu
wyboru zegara oraz układy zegarowego. Przełącznik WB służy do wybierania
z
ródła taktowania (zegar odbiornika lub zegar zewnętrzny), przełącznik
RODZ_B ustawia sposób taktowania (ręczne przełącznikiem TAKT_B
lub automatyczne 1Hz z impulsem startowym START_B). Do realizacji
transmisji dwukierunkowej służy przełącznik TRAN_C, który powoduje
podłączenie wyjścia nadajnika oraz wejścia odbiornika na jednym stanowisku
laboratoryjnym z dwukierunkowym buforem C. Diody LED, wyświetlacze oraz
zadajniki zostały wykorzystane zgodnie z opisem na płycie czołowej.
1.5 rzebieg ćwiczenia.
- 4 -
POLTECHNIKA CZ
STOCHOWSKA
Przed rozpoczęciem ćwiczenia prowadzący nakłada płytę czołową
na stanowisko laboratoryjne oraz ustawia kod ćwiczenia na przełączniku
ćwiczeń. Podłącza zasilanie.
1.5.1 Transmisja szeregowa jednokierunkowa.
Zmontować układ według Rys. 1.3, wyzerować układ (RESET).
Przełączniki WA, WB, TRAN_C ustawić w stan niski. Dla stanowiska
nadawczego ustawić na zadajniku ZA=10101010. Wcisnąć przełącznik WPIS
i podać jeden impuls zegarowy (TAKT_A). Następnie wcisnąć ponownie WPIS
i podawać impulsy zegarowe przy pomocy przełącznika TAKT_A. Odbiornik
stanowiska odbiorczego powinien być taktowany przełącznikiem TAKT_B tuż
po każdym przełączeniu taktu w nadajniku. Wyniki należy wpisać do Tabela 1.1
(A- zadajnik, A - W3,W2 hex, B- W1, W0 hex). Następnie powtórzyć badanie
dla pięciu różnych liczb A.
Nadajnik Odbiornik
ZEGA ZEGB
WEA WEB
Zegar Zegar
Wybór zegara Wybór zegara
WA TRANC TRANC WB
NA NB
A B
A7-0
Rejestr Out In Rejestr
C C
W1, W0
WPIS
Rys. 1.3. Transmisja szeregowa jednokierunkowa z osobnymi zegarami.
Tabela 1.1.
Nadajnik Odbiornik
A bin A hex B hex B bin Ilość błędów
10101010
...
Nadajnik Odbiornik
ZEGA ZEGB
WEA WEB
Zegar Zegar
Wybór zegara Wybór zegara
WA TRANC TRANC WB
NA NB
A B
A7-0
Rejestr Out In Rejestr
C C
W1, W0
WPIS
Rys. 1.4. Transmisja jednokierunkowa ze wspólnym zegarem nadajnika.
Zmontować układ według Rys. 1.4, wyzerować układ (RESET).
Przełączniki odbiornika WA, TRAN_C ustawić w stan niski, a WB w stan
wysoki, natomiast przełączniki nadajnika WA, WB, TRAN_C ustawić w stan
- 5 -
POLTECHNIKA CZ
STOCHOWSKA
niski. Dla stanowiska nadawczego ustawić na zadajniku A=10101010. Wcisnąć
przełącznik WPIS i podać jeden impuls zegarowy (TAKT_A). Następnie wcisnąć
ponownie WPIS i podawać impulsy zegarowe przy pomocy przełącznika
TAKT_A. Wyniki należy wpisać do Tabela 1.1 (A- zadajnik, A - W3,W2 hex,
B-W1, W0 hex). Następnie powtórzyć badanie dla pięciu różnych liczb A.
Nadajnik Odbiornik
ZEGA ZEGB
WEA WEB
Zegar Zegar
Wybór zegara Wybór zegara
WA TRANC TRANC WB
NA NB
A B
A7-0
Rejestr Out In Rejestr
C C
W1, W0
WPIS
Rys. 1.5. Transmisja jednokierunkowa ze wspólnym zegarem odbiornika.
Zmontować układ według Rys. 1.5, wyzerować układ (RESET).
Przełączniki nadajnika WB, TRAN_C ustawić w stan niski, a WA w stan wysoki,
natomiast przełączniki odbiornika WA, WB, TRAN_C ustawić w stan niski..
Dla stanowiska nadawczego ustawić na zadajniku A=10101010. Wcisnąć
przełącznik WPIS i podać jeden impuls zegarowy (TAKT_A). Następnie wcisnąć
ponownie WPIS. Odbiornik stanowiska odbiorczego powinien być taktowany
przełącznikiem TAKT_B. Wyniki należy wpisać do Tabela 1.1 (A- zadajnik,
A - W3,W2 hex, B - W1, W0 hex). Następnie powtórzyć badanie dla pięciu
różnych liczb A.
1.5.2 Transmisja szeregowa dwukierunkowa.
Stanowisko I Stanowisko II
ZEGA ZEGB
Nadajnik Odbiornik
WEA WEB
Zegar Zegar
Wybór zegara Wybór zegara
WA TRANC TRANC WB
NA NB
A B
A7-0
Rejestr Out In Rejestr
W1, W0
C
WPIS C
WPIS
W1, W0
Rejestr Rejestr
In Out
A7-0
B A
NB NA
WB TRANC TRANC WA
Wybór zegara Wybór zegara
Zegar Zegar
WEB WEA
ZEGB ZEGA
Odbiornik Nadajnik
Rys. 1.6. Transmisja dwukierunkowa rozdzielna z osobnymi zegarami.
Zmontować układ według Rys. 1.6, wyzerować układ (RESET).
Przełączniki WA, WB, TRAN_C ustawić w stan niski. Dla każdego stanowiska
nadawczego ustawić na zadajniku A=10101010. Wcisnąć przełącznik WPIS
- 6 -
POLTECHNIKA CZ
STOCHOWSKA
i podać jeden impuls zegarowy (TAKT_A). Następnie wcisnąć ponownie WPIS
i podawać impulsy zegarowe przy pomocy przełącznika TAKT_A. Odbiornik
stanowiska każdego odbiorczego powinien być taktowany przełącznikiem
TAKT_B tuż po każdym przełączeniu taktu w nadajniku. Wyniki należy wpisać
do Tabela 1.1 osobno dla każdego kierunku (A- zadajnik, A - W3,W2 hex,
B - W1, W0 hex). Następnie powtórzyć badanie dla pięciu różnych liczb ZA.
Stanowisko I Stanowisko II
ZEGA ZEGB
Nadajnik Odbiornik
WEA WEB
Zegar Zegar
Wybór zegara Wybór zegara
WA TRANC TRANC WB
NA NB
A B
A7-0
Rejestr Out In Rejestr
W1, W0
C
WPIS C
WPIS
W1, W0
Rejestr Rejestr
In Out
A7-0
B A
NB NA
WB TRANC TRANC WA
Wybór zegara Wybór zegara
Zegar Zegar
WEB WEA
ZEGB ZEGA
Odbiornik Nadajnik
Rys. 1.7. Transmisja dwukierunkowa rozdzielna
ze wspólnymi zegarami nadajników.
Zmontować układ według Rys. 1.7, wyzerować układ (RESET).
Przełączniki WA, TRAN_C ustawić w stan niski, a WB w stan wysoki.
Dla każdego stanowiska nadawczego ustawić na zadajniku A=10101010.
Stanowisko I Stanowisko II
ZEGA ZEGB
Nadajnik Odbiornik
WEA WEB
Zegar Zegar
Wybór zegara Wybór zegara
WA TRANC TRANC WB
NA NB
A B
A7-0
Rejestr Out In Rejestr
W1, W0
C
WPIS C
WPIS
W1, W0
Rejestr Rejestr
In Out
A7-0
B A
NB NA
WB TRANC TRANC WA
Wybór zegara Wybór zegara
Zegar Zegar
WEB WEA
ZEGB ZEGA
Odbiornik Nadajnik
Rys. 1.8. Transmisja dwukierunkowa rozdzielna
ze wspólnym zegarem nadajnika.
Wcisnąć przełącznik WPIS i podać jeden impuls zegarowy (TAKT_A).
Następnie wcisnąć ponownie WPIS i podawać impulsy zegarowe przy pomocy
przełącznika TAKT_A.. Wyniki należy wpisać do Tabela 1.1 osobno dla każdego
- 7 -
POLTECHNIKA CZ
STOCHOWSKA
kierunku (A- zadajnik, A - W3,W2 hex b - W1, W0 hex). Następnie powtórzyć
badanie dla pięciu różnych liczb A.
Zmontować układ według Rys. 1.8, wyzerować układ (RESET).
Przełączniki stanowiska I WA, TRAN_C ustawić w stan niski, a WB w stan
wysoki, natomiast przełączniki stanowiska II WA, WB ustawić w stan wysoki,
a TRAN_C w stan niski. Dla każdego stanowiska nadawczego ustawić
na zadajniku A=10101010. Wcisnąć przełącznik WPIS i podać jeden impuls
zegarowy (TAKT_A). Następnie wcisnąć ponownie WPIS i podawać impulsy
zegarowe przy pomocy przełącznika TAKT_A na stanowisku I. Wyniki należy
wpisać do Tabela 1.1 osobno dla każdego kierunku (A- zadajnik, A - W3,W2 hex
B - W1, W0 hex). Następnie powtórzyć badanie dla pięciu różnych liczb A.
Stanowisko I Stanowisko II
ZEGA ZEGB
Nadajnik Odbiornik
WEA WEB
Zegar Zegar
Wybór zegara Wybór zegara
WA TRANC TRANC WB
NA NB
A B
A7-0
Rejestr Out In Rejestr
W1, W0
C
WPIS C
WPIS
W1, W0
Rejestr Rejestr
In Out
A7-0
B A
NB NA
WB TRANC TRANC WA
Wybór zegara Wybór zegara
Zegar Zegar
WEB WEA
ZEGB ZEGA
Odbiornik Nadajnik
Rys. 1.9. Transmisja dwukierunkowa wspólna.
Zmontować układ według Rys. 1.9, wyzerować układ (RESET).
Przełączniki stanowiska I WB, TRAN_C ustawić w stan wysoki, a WA w stan
niski, natomiast przełączniki stanowiska II WA, WB, TRAN_C ustawić w stan
wysoki. Dla każdego stanowiska nadawczego ustawić na zadajniku A=10101010.
Wcisnąć przełącznik WPIS i podać jeden impuls zegarowy (TAKT_A).
Następnie wcisnąć ponownie WPIS i podawać impulsy zegarowe przy pomocy
przełącznika TAKT_A na stanowisku I. Wyniki należy wpisać do Tabela 1.1
osobno dla każdego kierunku (A- zadajnik, A - W3,W2 hex b - W1, W0 hex).
Następnie powtórzyć badanie dla pięciu różnych liczb A.
Przyciski Start_A i Start_B służą do uruchamiania i zatrzymywania zegarów A i
B.
1.6 Opracowanie ćwiczenia.
Przeanalizować uzyskane wyniki transmisji szeregowej. Zaproponować
schemat układu cyfrowego realizującego transmisję szeregową jednokierunkową
słów 16 i 32 bitowych (zastosować odpowiednie rejestry serii 74xx).
Zaprojektować schemat układu cyfrowego realizującego transmisję szeregową
- 8 -
POLTECHNIKA CZ
STOCHOWSKA
dwukierunkową słów 64-bitowych. Opracować zastosowanie scalonych
nadajników i odbiorników linii.
- 9 -
BRAMKI LOGICZNE
W artykule tym zaznajomimy się z bramkami logicznymi  podstawowym materiałem budulcowym w
elektronice cyfrowej. Wyróżniamy dwa stany na bramce 1 i 0. 1 to napięcie powyżej 2,7V (prościej 5V), a 0
to poniżej 2,7V.
Bramka NOT
Zwykłe przeczenie (negacja). Jak ustawimy na jej wejściu 1 to da na wyjściu 0 i odwrotnie.
Wejście Wyjście
1 0
0 1
Bramka AND (iloczyn logiczny)
Najprościej mówiąc możemy pomnożyć sobie pierwsze wejście i drugie. Wyjdzie nam stan na wyjściu.
Wejście 1 Wejście 2 Wyjście
0 0 0
0 1 0
1 0 0
1 1 1
Bramka NAND (negacja iloczynu)
Odwrotnie do AND'a
Wejście 1 Wejście 2 Wyjście
0 0 1
0 1 1
1 0 1
1 1 0
Bramka OR (suma logiczna)
Sumujemy pierwsze i drugie wejście :)
Wejście 1 Wejście 2 Wyjście
0 0 0
1 0 1
0 1 1
1 1 1
Bramka NOR (negacja sumy)
Odwrotnie do OR.
Wejście1 Wejście 2 Wyjście
0 0 1
1 0 0
0 1 0
1 1 0
Bramka ex-or
Mało kiedy ta bramka jest wykorzystywana.
Wejście 1 Wejście 2 Wyjście
0 0 0
0 1 1
1 0 1
1 1 0
Bramka ex-nor
Odwrotnie do ex-or
Wejście 1 Wejście 2 Wyjście
0 0 1
1 0 0
0 1 0
1 1 1