Architektura Systemów Komputerowych

Laboratorium

Nr ćwiczenia: 4

Temat ćwiczenia: Analiza układu synchronicznego.

Imię i nazwisko prowadzącego kurs: Maciej Huk

Wykonawca:

Jakub Bartusiak

Imię i Nazwisko

nr Indeksu, wydział

Jakub Bartusiak

197914, SKP

Termin zajęć: dzień tygodnia, godzina

Wtorek, 15

15

Data oddania sprawozdania:

Ocena końcowa

Ewentualne adnotacje dotyczące wymaganych poprawek oraz daty otrzymania
poprawionego sprawozdania:

1 |

S t r o n a

S

PIS TREŚCI

SPIS TREŚCI ....................................................................................................................... 1

1. CEL ĆWICZENIA ............................................................................................................. 2

2. CZYM CHARAKTERYZUJE SIĘ UKŁAD SYNCHRONICZNY?.................................................. 2

3. ANALIZA UKŁADU I ........................................................................................................ 3

4. SYNTEZA UKŁADU SYNCHRONICZNEGO Z PRZERZUTNIKAMI JK ...................................... 5

4. ODRĘCZNE RYSUNKI ...................................................................................................... 7

2 |

S t r o n a

1.

C

EL ĆWICZENIA

Celem ćwiczenia jest analiza układu synchronicznego, przekształcenia go do innego układu
asynchronicznego (realizującego tą samą funkcję).

2.

C

ZYM CHARAKTERYZUJE SIĘ UKŁAD SYNCHRONICZNY

?

Układ synchroniczny, to taki układ, którego wartość zależy od czasu. W interpretacji tego
zadania, czasem jest taktowanie zegara (zmiany wartości na zadajniku wartości logicznych),
które powoduje zmiany wartości na wyjściach przerzutników..

W pierwszej części ćwiczenia, wykorzystujemy przerzutnik typu D, który zachowuje się w
następujący sposób:

0

0

0

0

1

1

1

0

0

1

1

1

Czyli wyjściem tego przerzutnika będzie wejście poprzedniego stanu.

Drugim przerzutnikiem w tym zadaniu, jest przerzutnik typu JK, którego zachowanie określa
tabela:

0 0 0

0

0 0 1

0

0 1 0

1

0 1 1

1

1 0 0

1

1 0 1

0

1 1 0

1

1 1 1

0

Te przerzutniki posłużą nam za element synchroniczny układu.

3 |

S t r o n a

3.

A

NALIZA

U

KŁADU

I

Analiza pierwszego układu, jego stanów wejść i wyjść doprowadziła mnie do następujących
wniosków:

1 0 0 0

1 1 0 0

1 0 1 0

1 1 1 1

... ... ... ...

(dla stałej wartości 1 na zmiennej X)

0 0 0 0

0 1 0 0

0 0 1 0

0 1 1 0

... ... ... ...

(dla stałej wartości 1 na zmiennej X)

Analiza przejść doprowadza mnie do takiego oto schematu:

00

11

10

01

X=0

X=0

X=0

X=1

X=1

4 |

S t r o n a

Kolejnym krokiem będzie przedstawienie układu z rysunku a:

Do takiej, która realizowana jest tylko bramkami NAND. Aby to zrobić, należy zauważyć, że
wejście przerzutników typu D realizowane są poprzez funkcje odpowiednich zmiennych,
czyli:

̅ ̅

̅̅̅̅̅̅

(zgodnie z prawami DeMorgana)

̅̅̅

̅ ̅

̅̅̅̅̅̅

W związku z tym, przekształcony układ wygląda tak:

Gdzie lewa strona układu i wejścia zegara oraz reset przerzutników, podłączone są do
osobnych zadajników wartości logicznych, a prawa strona jest wyjściem funkcji Z

5 |

S t r o n a

4.

S

YNTEZA UKŁADU SYNCHRONICZNEGO Z PRZERZUTNIKAMI

JK

Jako, że Z jest funkcją zmiennych przerzutnika:

tablica przejść-wyjść tego układu

prezentuje się następująco:

0 1

00

01

10

11

00 10 0

00 11 1

00 01 0

00 11 1

Aby przekształcić układ do układu, wykorzystującego dwa przerzutniki typu JK, korzystam z
tablicy prezentującej zachowania przerzutników JK

0

0

0

0

1

1

1

0

1

1

1

0

Buduję tablicę zależności odpowiednich zmiennych

0

0

0

1

0

0

0

0

0

1

0

0

0

1

0

1

0

0

0

1

0

0

1

1

0

0

1

1

1

0

0

1

0

1

0

1

0

1

1

1

1

0

1

1

0

0

1

1

1

1

1

1

1

1

0

0

I buduję oraz redukuję tablicę prawdy dla każdej zmiennej przerzutnika:

00 01

11

10

0

0

0

1

1

1

00 01

11

10

0

1

1

1

0

1

00 01

11

10

0

0

0

1

0

1

00 01

11

10

0

1

1

1

0

0

̅

̅̅̅

̅

6 |

S t r o n a

Schemat funkcji wykorzystującej dwa przerzutniki typu JK (w tym przypadku jeden
podwójny) poniżej:

Gdzie lewa strona układu i wejścia zegara oraz reset przerzutnika, podłączone są do
osobnych zadajników wartości logicznych, a prawa strona jest wyjściem funkcji Z

7 |

S t r o n a

4.

O

DRĘCZNE RYSUNKI

Schemat pierwszego układu

Schemat drugiego układu

Tabela przejść-wyjść

0 1

00

01

10

11

00 10 0

00 11 1

00 01 0

00 11 1

Wyniki eksperymentu

czas

0

0 1

1

1

1