Grupa A

1. Naszkicowad diagram logiczny układu 74HCT574 oraz opisad sposób sterowania tym układem.

Układ składa się z rejestru zatrzaskującego złożonego z ośmiu przerzutników typu D (flip-flop) i bloku ośmiu
buforów trójstanowych. Rejestry są sterowane wyłącznie sygnałem CP, a bufory sygnałem OE.
Właściwości:
• trzystanowe nieodwracające wyjścia, co pozwala na stosowanie układu w systemach magistralowych,
• zawiera w sobie 8-bitowy rejestr składający się z przerzutników typu D wyzwalanych zboczem narastającym,
• każdemu przerzutnikowi przyporządkowana jest linia wejściowa i wyjściowa,
• dla wszystkich przerzutników jest wspólny sygnał zegara CP (clock) i sygnał sterowania ich buforami
wyjściowymi OE.
Gdy na linii sygnału zegara CP pojawi się zbocze narastające, to stan sygnałów na liniach wejściowych układu (D0
– D7) zostaje zapamiętany w rejestrze. Kiedy sygnał OE jest w stanie wysokim, wyjścia układu (Q0 – Q7) są w
stanie wysokiej impedancji. Stan niski na linii OE spowoduje wystawienie zawartości rejestru na linie wyjściowe.
Linia OE nie wpływa na zawartośd rejestrów układu.

2. Omówid ograniczenia 3 trybów pracy układu GAL16V8 (od myślnika!)
Tryby pracy:
 W trybie rejestrowym (registered), makrokomórki OLMC są skonfigurowane jako dedykowane wyjścia
rejestrowe lub jako funkcje wejściowo-wyjściowe. Wszystkie makrokomórki dzielą wspólny zegar CLK i pin
komórki OE. Każda makrokomórka może byd skonfigurowana jako rejestrowa lub wejście albo wyjście
kombinacyjne. Dedykowana funkcja wejścia lub wyjścia może byd zaimplementowana jako podzestaw funkcji
wejściowo-wyjściowej.
 W trybie złożonym (complex) makrokomórki są skonfigurowane tylko jako wyjścia lub jako funkcje
wejściowo-wyjściowe. W tym trybie można uzyskad maksymalnie sześd linii wejściowo-wyjściowych. Dwie
zewnętrzne makrokomórki (12 i 19) nie mają możliwości pracy jako wejście. Projekty wymagające ośmiu I/O mogą
byd zaimplementowane w trybie rejestrowym.
Do wszystkich makrokomórek dochodzi siedem linii product term. Ósma linia product term jest używana do
sterowania buforem trójstanowym. Piny 1 i 11 są zawsze dostępne jako wejścia danych dla matrycy iloczynu
logicznego.
 W trybie prostym (simple) makrokomórki są skonfigurowane jako dedykowane wejścia lub jako dedykowane,
zawsze aktywne, kombinacyjne wyjścia. Do makrokomórki OLMC dochodzi osiem linii product term
kontrolujących jej logikę. Dodatkowo każde wyjście ma programowalną polaryzację. Piny 1 i 11 są zawsze
dostępne jako wejścia matrycy iloczynów logicznych. Dwie środkowe makrokomórki (piny 15 i 16) są zawsze
dostępne jako dedykowane wyjścia.
Ograniczenia:
 W trybie rejestrowym piny 1 i 11 są na stałe skonfigurowane odpowiednio jako zegar CLK i wejście OE. Nie
mogą byd one dedykowanymi wejściami.
 W trybie złożonym piny 1 i 11 stają się dedykowanymi wejściami i używają ścieżek sprzężenia zwrotnego
odpowiednio pinów 19 i 12. Z tego powodu piny 19 i 12 nie mają opcji sprzężenia w tym trybie, są wyłącznie
wyjściami.

 W trybie prostym wszystkie ścieżki sprzężenia zwrotnego pinów wyjściowych są poprowadzone przez
przyległe piny. Z tego powodu dwa wewnętrzne piny (15 i 16) nie mają opcji sprzężenia zwrotnego i są zawsze
skonfigurowane jako dedykowane kombinacyjne wyjścia.

3. Omówid 3 metody ustalania długości danych przy transmisjach interfejsem SPI do układów peryferyjnych (od
myślnika!) i opisad 2 techniki adresowania układów peryferyjnych.
Ogólnie:
Transmisja równoległa - pozwala na osiągniecie większych szybkości, lecz wymaga stosowania magistrali o wielu
(przynajmniej 8) liniach.
Transmisja szeregowa - w porównaniu z równoległą wymaga:
• mniej linii połączeniowych (przeważnie trzy lub dwie),
• mniej dodatkowych układów,
• charakteryzują ją łagodniejsze wymagania czasowe,
• układy transmisyjne zajmują mniej miejsca i zacisków we/wy układu scalonego.
W interfejsie SPI formaty danych układów peryferyjnych nie są określone. Bitowe ciągi danych transmitowane
interfejsem SPI nie mają ustalonej długości oraz kolejnośd bitów nie jest określona. Długośd transmitowanych
danych ulega zmianie, nawet przy transmisjach do tego samego układu scalonego. Stąd stosuje się przeważnie
trzy metody zapisu/odczytu danych:
 W przypadku prostych układów możliwe jest przepełnienie zawartości rejestru szeregowego. Zatem w układzie
po przesłaniu do niego dowolnej ilości bitów zostaje zapamiętane tylko N ostatnich bitów (N – długośd danych dla
danego układu) w rejestrze odbiorczym. Wysyłany po transmisji danych sygnał zapisu przepisze do wnętrza
układu te N bitów. Właściwośd ta pozwala na zaokrąglanie w górę długości wysyłanego słowa do wielokrotności
liczny 8, co pozwala na korzystanie z interfejsu SPI mk, który jak wiadomo operuje na danych 8-bitowych. W tym
przypadku pierwsze bity są nieistotne, gdyż nie są zapamiętywane. Jest ich 8n-N (gdzie n – wielokrotnośd 8 bitów,
tak aby zawsze 8n>N).
 Przy bardziej złożonych układach wprowadza się do formatu danych bit startu. Czyli układ pomija kolejno
przychodzące nity dopóki nie pojawi się pierwsza jedynka będąca bitem startu. Po niej kolejne dane są ważne.
 Słowa sterujące są krotnością 8 bitów. Liczba wysyłanych bajtów zależy od typu rozkazu.
Dwie najpopularniejsze techniki to:
 Najczęściej spotykana w przypadku układów pojedynczych technika polegająca na wydzieleniu jednej linii
adresującej układ (CS - chip select). Wprowadzenie tej linii w stan aktywny (najczęściej niski) jest jednoznaczne z
zaadresowaniem układu do udziału w transmisji.
 Kolejna technika polega na zawarciu adresu w przesyłanym ciągu danych. Gdy układ odbiorczy stwierdzi
zgodnośd adresu, to odbiera dane zawarte po adresie. Np. stosuje się tę technikę w układach składających się z
wielu niezależnie programowanych bloków, z których każdy ma swój własny adres.

4. Naszkicowad schemat blokowy przetwornika A/C typu SAR AD7866 (przy każdym pinie kilkoma słowami
opisad jego funkcję).

a) REF SELECT – Wybór wewnętrznego lub zewnętrznego napięcia odniesienia.
b) D

CAP

A, D

CAP

B – Do tych nóżek przyłącza się kondensatory sprzęgające do masy.

c) AGND – Analogowa masa dla wszelkich analogowych sygnałów wejściowych i zewnętrznych sygnałów
odniesienia. Nie mogą nawet na chwilę byd różne od 0,3V.
d) V

B2

, V

B1

– Analogowe wejścia przetwornika B (ADC B).

e) V

A2

, V

A1

– Analogowe wejścia przetwornika A (ADC A)

f) V

REF

– Nóżka do której podłącza się napięcie odniesienia lub nóżka służąca do wyboru zewnętrznego odniesienia.

g) RANGE – „0” – konwersja dla zakresu od 0 do V

REF

; „1” – konwersja dla zakresu 2*V

REF

.

f) AV

DD

– Analogowe napięcie zasilania, 2,7V do 5,25V.

g) DV

DD

– Cyfrowe napięcie zasilania, 2,7V do 5,25V.

h) DGND – Cyfrowa masa.

i) D

OUT

A, D

OUT

B – Szeregowe wyjście danych.

j) V

DRIVE

– Wejście zasilania logiki.

k) SCLK – Zegar szeregowy.

l) CS – Stan niski na tym wejściu uaktywnia układ.

m) A0 – „0” – dane z kanału 1; „1” dane z kanału 2;
n) A/B – „0” – dane z przetwornika ADC A; „1” – dane z przetwornika ADC B.
5. Naszkicowad schemat blokowy przetwornika C/A DAC8043 oraz przebiegi czasowe jego interfejsu
szeregowego.

Linie cyfrowe:
 SRI – poprze tą linię dane od najbardziej znaczącego bitu (MSB) do najmniej znaczącego (LSB) są wprowadzane
do rejestru szeregowego;
 LD – poprzez podanie „ujemnego” impulsu na tej linii 12-bitowe słowo programujące wprowadzone do rejestru
szeregowego jest ładowane do rejestru zatrzaskującego DAC;
 CLK – wprowadzanie danych odbywa się na narastającym zbocz sygnału zegarowego na linii CLK.

Linie analogowe:
 V

REF

– napięcie referencyjne (zasilania) względem GND +/- 25 [V] – zasila drabinkę rezystorową;

 GND – masa układu podłączona do kluczy w drabince rezystorowej;
 V

DD

– napięcie zasilania +5 *V+;

 R

FS

– rezystor stabilizujący temperaturowa parametry drabinki rezystorowej;

 I

OUT

– prąd wyjściowy z drabinki rezystorowej.

Grupa B

1. Naszkicowad przebiegi czasowe cyklu zapisu danych do pamięci SRAM (sterowane sygnałem CS

1

).

sterowanie CS

1

2. Naszkicowad schemat blokowy (architekturę) układu rodziny XC9500. Omówid funkcję poszczególnych bloków
(od myślnika!).

Każdy układ XC9500 jest podsystemem zawierającym bloki funkcyjne (FB – Function Block) i bloki wejścia/wyjścia
(IOB – I/O Block), które są łączone między sobą za pomocą matrycy przełączającej (FastCONNECT switch matrix):
− Bloki IOB między innymi buforują sygnały wejściowe i wyjściowe z układu oraz zapewniają odpowiednie
parametry elektryczne zacisków.
− Każdy blok funkcyjny FB daje możliwośd zaprogramowania 36 wejśd i 18 wyjśd. Każda makrokomórka w bloku
FB układu XC9500 może byd indywidualnie skonfigurowana tak, aby realizowad funkcje kombinacyjne lub
rejestrowe.
− Blok PTA (Product Term Allocator), zawarty w każdej makrokomórce, służy do wyboru sposobu użycia tych
pięciu linii. Blok PTA makrokomórki steruje wykorzystaniem pięciu bezpośrednich linii product terms
dochodzących do niej.

− Matryca przełączająca dostarcza sygnały z bloków IOB i FB do wejśd bloków FB. Za pomocą matrycy użytkownik
wybiera sygnały, które mają dochodzid do danego bloku FB. Dodatkowo realizuje ona iloczyn logiczny na drucie co
zwiększa funkcjonalnośd całego układu.

3. Naszkicowad przebieg czasowy rozkazu READ (0000 0011) dla pamięci EEPROM (25C080) z interfejsem SPI.

Sekwencja odczytu READ rozpoczyna się od wyboru pamięci poprzez wymuszenie na linii CS stanu niskiego.
Następnie wysyłana jest 8-bitowa instrukcja odczytu oraz 16-bitowy adres, gdzie sześd najbardziej znaczących
bitów adresu nie jest brane pod uwagę. Po prawidłowej transmisji instrukcji i adresu, dane umieszczone pod
wybranym adresem są wystawiane szeregowo na wyjściu SO. Po każdorazowym wysłaniu bajta danych
wewnętrzny wskaźnik adresu jest automatycznie inkrementowany, aby wskazywad na kolejną daną w pamięci.
Kiedy osiągnie adres 03FFH następuje zmiana jego wskazania na adres 0000H. Operacja transmisji sekwencji
odczytu jest kooczona na narastającym zboczem sygnału CS.

4. Naszkicowad przebieg czasowy interfejsu SPI dla ciągłego trybu odczytu dla przetwornika A/C typu sigma-
delta AD7791 (odpowiednio wpisywana dana 0x3C).

5. Naszkicowad schemat blokowy potencjometru cyfrowego AD5260 (przy każdym pinie kilkoma słowami opisad
jego funkcję) oraz przebiegi czasowe jego interfejsu szeregowego.

a) A − Koocówka A
b) W − Suwak
c) B − Koocówka B
d) VDD − Dodatni potencjał zasilania , zakres 5V lub 15V. (Suma |VDD| + |VSS| <= 15V)
e) SHDN − Aktywny stanem niskim. Rozwarcie koocówki A.
f) CLK − Wejście zegarowe aktywne zboczem narastającym.
g) SDI − Wejście szeregowe interfejsu SPI
h) CS − Wybór układu, aktywny stanem niskim. Kiedy stan na linii CS jest wysoki, dane mogą byd ładowane do
rejestru RDAC.
i) PR − Aktywny stanem niskim. Ustawia rezystor na połowę jego wartości, poprzez wpisanie do rej. RDAC wartości
80H.
j) GND − Masa
k) VSS − Ujemny potencjał zasilania, zakres napięd od 0V do 5V.
l) VL − Zasilanie „logiki” układu.
m) NC − Nie podłączone
n) SDO − Wyjście szeregowe typu otwarty dren, Wymaga zewnętrznego rezystora pull-up.

Grupa C

1. Naszkicowad przebiegi czasowe cyklu odczytu z pamięci SRAM.

2. Naszkicowad schemat blokowy układu GAL16V8. Wymienid blok nie występujący na rysunku. Omówid
budowę oraz zasadę działania matrycy połączeo logicznych.

Dodatkowe układy nie pokazane na rysunku (tak na
prawdę to nie mam pojęcia):
 komórka ochrony danych (Security Cell);
 specjalne obwody zapewniające reset po
włączeniu zasilania;
 reprogramowalna pamięd, w której znajduje się
m. in. 64-bitowy elektroniczny podpis.


Matryca połączeo logicznych składa się z
programowalnej macierzy typu AND array z
ustalonymi połączeniami do bramek typu OR. Pole
logicznych połączeo jest zorganizowane jako 16
komplementarnych linii wejściowych (z sygnałami i
ich negacjami) krzyżujących się z 64 liniami typu
„product term”. Na każdym skrzyżowaniu linii
znajduje się komórka typu E2PROM, która w
zależności od zaprogramowania zwiera lub
rozwiera linię poziomą od pionowej. Łącznie w
matrycy znajduje się 2048 komórek.

3. Narysowad przebieg czasowy rozkazu WRITE (0000 0010) dla zapisu pojedynczego bajtu dla pamięci EEPROM
(25C080) z interfejsem SPI.

4.
5. Naszkicowad schemat blokowy czujnika temperatury AD7314 (przy każdym pinie kilkoma słowami opisad jego
funkcję) oraz przebiegi czasowe jego interfejsu szeregowego.

a) NC − Nie podłączony. b) CE − Wejście wyboru układu. Urządzenie jest wybrane, gdy jest podany na nie stan
wysoki. Wejście SCLK jest wyłączone, gdy podany jest stan niski.
c) SCLK − Wejście zegara interfejsu szeregowego. Zegar wykorzystywany jest do wysyłania danych z rejestru
zawierającego wartośd zmierzonej temperatury oraz do zapisywania danych do rejestru kontrolnego.
d) GND − Masa układu.
e) SDO − Wyjście danych szeregowych zawierających zmierzoną temperaturę.
f) SDI − Wejście danych szeregowych dla danych do rejestru kontrolnego.
g) ID − Identyfikacja. Pin ten może byd użyty przez układ nadrzędny do identyfikacji urządzenia na magistrali SPI.
Posiada wewnętrzny rezystor podciągający do masy o wartości 1kΩ.
h) VDD − Dodatnia linia zasilania, 2,65V do 2,9V.

Grupa D

1. Omówid sekwencję rozkazową połączeo sterowania pamięcią Flash. Wymienid połączenia i krótko je
scharakteryzowad.

2. Naszkicowad schemat blokowy bloku funkcjonalnego (FB) układów rodziny XC9500. Omów funkcję
poszczególnych jego bloków.

Każdy blok funkcyjny FB daje możliwośd zaprogramowania 36 wejśd i 18 wyjśd. Matryca przełączająca łączy
wszystkie wyjścia bloku FB z wejściami innego bloku FB. Dla każdego bloku FB wyjścia w liczbie od 12 do 18 (w
zależności od liczby wyprowadzeo obudowy) skojarzone z sygnałami output enable sterują bezpośrednio blokami
IOB. Każdy blok funkcyjny, jak przedstawiono, składa się z 18 niezależnych makrokomórek, z których każda może
realizowad funkcję kombinacyjną bądź rejestrową. Do bloku funkcyjnego doprowadzony jest sygnał zegara oraz
sygnały set/reset. Blok funkcyjny poprzez generację stanów na 18 wyjściach steruje matrycą przełączającą.
Wyjścia te wraz z sygnałami output enable sterują blokami IOB.

3. Narysowad przebieg czasowy rozkazu WRDI – Write Disable (0000 0100) dla pamięci EEPROM (25C080) z
interfejsem SPI.

4. Narysowad przebieg czasowy interfejsu SPI w przypadku odczytu jednego przetwornika dla przetwornika A/C
typu SAR AD7866. Omówid znaczenie 3 bitów statusu.

Sygnał zegara tego interfejsu dostarcza sygnał zegarowy potrzebny do konwersji, jak i steruje odbiorem danych
z układu.
Sygnał CS inicjuje transfer danych i konwersję. Opadające zbocze tego sygnału rozpoczyna konwersję, która
wymaga 16 impulsów zegarowych SCLK. Linie danych DOUTA i DOUTB wychodzą ze stanu wysokiej impedancji.
Najpierw pojawia się na nich wiodące zero, po którym występują trzy bity statusu:
- RANGE „0” – konwersja dla zakresu od 0 do VREF, „1” – konwersja dla zakresu 2 *VREF,
- A0 „0” – dane z kanału 1, „1” – dane z kanału 2,
- A/B „0” – dane z przetwornika ADC A, „1” – dane z przetwornika ADC B (szczególnie użyteczny w przypadku
transmitowania rezultatów konwersji obu przetworników przez jedno wyjście danych)

5. Naszkicowad schemat blokowy układu z kluczami analogowymi PSPT ADG714 (przy każdym pinie opisad

kilkoma słowami jego funkcję) oraz przebiegi czasowe jego interfejsu
szeregowego.

a) S

x

− Źródło. Może byd wejściem lub wyjściem.

b) D

x

− Dren. Może byd wejściem lub wyjściem.

Mnemonik Funkcja

SCLK

Szeregowe wejście zegarowe

VDD

Dodatnie zasilające napięcie analogowe.

DIN

Szeregowe wejście danych.

GND

Masa.

Sx

Źródło. Może byd wejściem lub wyjściem.

Dx

Dren. Może byd wejściem lub wyjściem.

VSS

Ujemne zasilające napięcie analogowe.

DOUT

Szeregowe wyjście danych.

/RESET

Wejście aktywne stanem niskim.

/SYNC

Wejście aktywne stanem niskim.

Grupa G
1.

Naszkicowad przebiegi czasowe cyklu zapisu danych do pamięci SRAM (sterowane sygnałem WE).

sterowanie WE

2.

Naszkicowad przebieg rozkazu WREN (0000 0110) dla pamięci EEPROM (25C080) z interfejsem SPI.

3.

Omówid 5 wew. rejestrów przetwornika A/C typu sigma-delta AD7791 (nazwa, do czego służą, co się w

nich ustawia, każdy opis rejestru od myślnika).
Sterowanie i konfiguracja przetwornika A/C odbywa się za pomocą wewnętrznych rejestrów. Są to rejestry:
• rejestr komunikacyjny - Rejestr komunikacyjny jest 8-bitowym rejestrem tylko do zapisu. Każda komunikacja z
układem musi rozpocząd się od zapisu do niego. Dane zapisane do rejestru określają, czy następna operacja
będzie operacją zapisu, czy odczytu oraz do którego rejestru się ona odnosi. Po wykonaniu operacji (zapisu lub
odczytu) na wybranym rejestrze interfejs wraca do trybu, w którym układ oczekuje na zapis do rejestru
komunikacyjnego. Jest to domyślny stan interfejsu po włączeniu zasilania lub resecie. Bity CR0 do CR7 wskazują
lokalizację bitów. CR7 jest pierwszym bitem strumienia danych.
Liczba w nawiasie określa domyślną wartośd bitu po resecie.

• rejestr statusu - (RS1, RS0 = 0, 0; wartośd po resecie = 0X8C) - Rejestr statusu jest 8-bitowym rejestrem tylko do
odczytu. Dostęp do tego rejestru wymaga od użytkownika zapisania do rejestru komunikacyjnego informacji o
tym, że następną operacją będzie odczyt, a bity RS1 i RS0 są wyzerowane. SR0 do SR7 wskazują na położenie w
rejestrze określonego bitu, przy czym
SR7 jest pierwszym bitem strumienia danych.

• rejestr trybu pracy - (RS1, RS0 = 0, 1, wartośd po resecie = 0x02) - Jest 8-bitowym rejestrem z możliwością zapisu
i odczytu danych. Służy do konfiguracji przetwornika A/C. Można wybrad tryb bipolarny lub unipolarny,
uaktywnienie lub wyłączenie bufora, czy wprowadzid urządzenie w stan obniżonego poboru mocy. MR0 do MR7

wskazują lokalizacje bitów. MR7 jest pierwszym bitem w strumieniu danych. Każdy zapis do rejestru resetuje
modulator i filtr oraz ustawia bit RDY.

• rejestr filtra - (RS1, RS0 = 1, 0 wartośd po resecie = 0X04) - 8-bitowy rejestr z możliwością zapisu oraz odczytu
danych. Jest on używany do ustalania prędkości przetwarzania. FR7 jest pierwszym bitem w strumieniu danych.

• rejestr danych - (RS1,RS0 = 1, 1; wartośd po resecie = 0X000000) - Rejestr danych zawiera wynik konwersji
(dane). Jest to rejestr tylko do odczytu. Po zakooczeniu odczytu z tego rejestru ustawiany jest bit/pin RDY .
4.

Naszkicowad schemat blokowy pojedynczego kanału 16-kanałowego przetwornika C/A AD5390 oraz

omówid funkcje rejestru (każdy opis od myślnika)

Funkcje rejestrów:
Rejestr wejściowy - pozwala na niezależną zmianę napięcia na wyjściu każdego przetwornika lub na jednoczesną
zmianę napięcia na wyjściu wszystkich przetworników za pomocą sygnału na wejściu /LDAC.
Rejestr przetwornika (DAC register) – steruje 14-nogową drabinką rezystancyjneją (14-bit DAC) (pojedynczy kanał
(przetwornik C/A) z nich się składa)
Rejestr kontroli offsetu (c Reg.) – umożliwia niezależną programową regulację offsetu danego kanału, pozwala na
pełną kalibrację któregokolwiek kanału
Rejestr kontroli wzmocnienia (m Reg.), umożliwia niezależną programową regulację wzmocnienia danego kanału
(Pozwala to na korekcję błędu przetwarzania przetwornika)
Każdy kanał C/A zawiera rejestr kontroli offsetu (c Reg.) i rejestr kontroli wzmocnienia (m Reg.), umożliwiając
niezależną programową regulację offsetu i wzmocnienia danego kanału. Pozwala to na korekcję błędu
przetwarzania przetwornika.
5.

Naszkicowad przebiegi czasowe interfejsu SPI dla układu generatora AD9833 (napisad co ustawia się w

rejestrze (konfiguracyjnym???) – od myślników).
Układ AD9833 posiada interfejs szeregowy kompatybilny ze standardami SPI, QSPI i Microwire. Dane do układu są
ładowane w postaci 16-bitowych słów, zgodnie z taktem zegara na wejściu SCLK.

Wejście FSYNC służy do synchronizacji odbieranych ramek. Dane do układu mogą byd transmitowane wyłącznie,
gdy na linii FSYNC jest stan niski. Na opadające zbocze sygnału zegarowego SCLK dane na linii SDATA są
wprowadzane do rejestru szeregowego. Po wprowadzeniu do układu 16-bitów należy linię FSYNC ustawid w stan
wysoki, pod warunkiem, że na linii SCLK jest stan wysoki.
Układ AD8933 posiada 16-bitowy rejestr kontrolny. Wszystkie bity kontrolne, z wyjątkiem bita MODE, są
próbkowane przez opadające zbocze wewnętrznego sygnału MCLK. Funkcje bitów rejestru kontrolnego:

Grupa H
1.

Omówid funkcję wyprowadzeo szeregowej pamięci EEPROM z interfejsem SPI (25C080) (od myślników)

Numer
pinu

Nazwa

Funkcja (Opis wyprowadzeo)

1

CS

Wejście wyboru układu

2

SO

Wyjście danych szeregowych

3

WP

Wyprowadzenie do ochrony zapisu

4

VSS

Uziemienie

5

SI

Wejście danych szeregowych

6

SCK

Wejście szeregowe zegara

7

HOLD

Wyprowadzenie pauzujące transmisję

8

VCC

Zasilanie

Schemat blokowy układu 25C080 firmy Microchip:

2.

Naszkicowad przebieg czasowy rozkazu RDSR EEPROM (25C080) z interfejsem SPI.

WRSR:

3.

Przebiegi czasowe interfejsu SPI dla pojedynczej konwencji dla przetwornika A/C typu sigma-delta

AD7791.

4.

Narysowad format słowa wprowadzanego do szeregowego rejestru wejściowego 16-kanałowego

przetwornika C/A AD5390 oraz omówid znaczenie bitow A/B, R/W, Ax, Ay, RET1, RET0, DBx, DBy, gdzie x,y=0,1.
Format słowa wprowadzanego do szeregowego rejestru wejściowego:

Znaczenie bitów słowa sterującego jest następujące:
/A / B – jeśli tryb przełączania jest włączony, to bit ten wybiera do którego rejestru A czy B dane mają byd
wpisane. Gdy ten tryb jest wyłączony, bit ten musi byd ustawiony na 0 aby wskazywad rejestr A.
R / /W – bit kontrolny odczytu lub zapisu.
A3 – A0 – adres kanału (przetwornika C/A) do którego rejestrów dane będą wprowadzane.
REG1 i REG0 – wybór wewnętrznych rejestrów danego kanału.
DB13-DB0 – 14-bitowa dana wejściowa.

5.

Schemat blokowy z analogowymi matrycami przełączającymi ADG738 (przy każdym pinie kilkoma

słowami opisad funkcję) oraz przebiegi czasowe interfejsu

a)

SCLK (1-nr pinu) - wejście zegara

b)

/RESET (2) - wejście resetu aktywne niskim poziomem.

c)

DIN )3) - szeregowe wejście danych.

d)

Sxx (4-7,9-12) - źródło. Może byd wejściem lub wyjściem.

e)

Dx (8) - dren. Może byd wejściem lub wyjściem.

f)

VDD - wejście napięcia zasilania.

g)

GND - masa zasilania.

h)

DOUT - wyjście danych. Pozwala na łączenie w szereg kilku

układów.
i)

/SYNC - aktywne niskim stanem wejście synchronizacji

danych wejściowych.

EXTRA:
1.Omówid znaczenie 6 linii danych i sterujących szeregowej pamięci EEPROM z interfejsem SPI (od myślników).
• Linia CS służy do uaktywnienia pamięci przez układ nadrzędny z nią współpracujący (np. mk). Uaktywnienie
pamięci dokonuje się poprzez wystawienie na wejście CS niskiego poziomu sygnału. Wysoki poziom na tej linii
dezaktywuje układ. Podczas inicjacji bądź trwania cyklu programowania wysoki stan sygnału CS nie powoduje
przerwania procesu zapisu/odczytu. Zostaje on dokooczony, po czym następuje dezaktywacja układu pamięci i
przejście w stan czuwania. W tym trybie pracy wyjście SO przechodzi w stan wysokiej impedancji umożliwiając
innym układom korzystanie z magistrali SPI. Zmiana stanu na wejściu CS z niskiego na wysoki po zakooczonej
sekwencji wprowadzania rozkazów do pamięci inicjuje wewnętrzny cykl zapisu.
• Wyjście SO jest używane w celu wysyłania danych z układu pamięci 25C080. Podczas cyklu odczytu dane są
wystawiane na to wyjście na opadające zbocze sygnału zegarowego.
• Wejście WP wraz z bitem WPEN rejestru statusu służą do blokady zapisu rejestru statusu pamięci. Ochronę tę
uzyskuje się, gdy na linii WP wystawiony jest niski poziom, zaś bitowi WPEN przypisana jest jedynka. W przypadku,
gdy bit WPEN jest ustawiony, to pojawienie się niskiego poziomu na linii WP podczas sekwencji zapisu rejestru
statusu spowoduje przerwanie tej operacji. Jeżeli zaś wewnętrzny cykl zapisu został rozpoczęty wszelkie zmiany
na linii WP nie wpływają na kontynuację wykonywania operacji zapisu.
Gdy bit WPEN jest wyzerowany funkcja linii WP jest nieaktywna. Ustawienie bitu WPEN odblokowuje funkcję
wyprowadzenia WP.
• Wejście SI jest używane do szeregowego wprowadzania instrukcji, adresów oraz danych z urządzenia
nadrzędnego do pamięci. Dane na SI zatrzaskiwane są na narastające zbocze sygnału zegarowego.
• Sygnał wejściowy SCK służy do synchronizacji komunikacji pomiędzy urządzeniem nadrzędnym, a pamięcią.
Narastające zbocze zegara zatrzaskuje (próbkuje) dane wprowadzane na wejściu SI, zaś opadające wystawia dane
na wyjściu SO.
• Wejście HOLD służy do wstrzymania transmisji do pamięci, bez konieczności powtarzania całego cyklu
transmisyjnego od nowa. W celu wstrzymania transmisji na pinie HOLD powinien byd stan niski w momencie, gdy
sygnał zegara SCK jest również w stanie niskim. W innym przypadku zawieszenie transmisji zostanie wykonane
przy kolejnym przejściu sygnału SCK z poziomu wysokiego do niskiego. Istotne jest, aby układ pamięci pozostawał
aktywny podczas wstrzymywania transmisji. Gdy transmisja zostaje zawieszona linie SI, SCK oraz SO przechodzą w
stan wysokiej impedancji. Wymuszenie na linii HOLD wysokiego poziomu podczas niskiego poziomu sygnału
zegara powoduje wznowienie transmisji.
2.Opisz instrukcje sterujące pamięcią EEPROM z interfejsem SPI (z ilu składają się bitów).
Wszystkie instrukcje są 8-bitowe:
READ – odczyt danych z tablicy pamięci od wybranego adresu - sekwencja odczytu READ rozpoczyna się od
wyboru pamięci poprzez wymuszenie na linii CS stanu niskiego. Następnie wysyłana jest 8-bitowa instrukcja
odczytu oraz 16-bitowy adres, gdzie sześd najbardziej znaczących bitów adresu nie jest brane pod uwagę. Po
prawidłowej transmisji instrukcji i adresu, dane umieszczone pod wybranym adresem są wystawiane szeregowo
na wyjściu SO. Po każdorazowym wysłaniu bajta danych wewnętrzny wskaźnik adresu jest automatycznie
inkrementowany, aby wskazywad na kolejną daną w pamięci. Kiedy osiągnie adres 03FFH następuje zmiana jego
wskazania na adres 0000H. Operacja transmisji sekwencji odczytu jest kooczona na narastającym zboczu sygnału
CS;
WRITE – zapis danych do tablicy pamięci od wybranego adresu – Przed jakąkolwiek próbą zapisu danych do
układu rozkazem WRITE, zatrzask zezwolenia zapisu musi byd ustawiony poprzez wykonanie instrukcji WREN.
Sekwencja zapisu tej instrukcji sprowadza się do wybrania układu niskim poziomem sygnału CS oraz wysłania
kodu WREN do układu. Po transmisji 8 bitów tej instrukcji, poziom sygnału na linii CS musi zostad ustawiony z
powrotem w stan wysoki, co w rezultacie powoduje ustawienie zatrzasku zezwolenia zapisu. Próba rozpoczęcia
transmisji zaraz po wysłaniu instrukcji WREN, bez zmiany stanu sygnału na linii CS pomiędzy tymi operacjami, nie
powiedzie się ze względu na niewłaściwe ustawienia zatrzasku zezwolenia zapisu. W momencie prawidłowego
ustawienia tego zatrzasku, użytkownik może rozpocząd operację zapisu danych do układu wcześniej wymusiwszy
na pinie CS stan niski. Sekwencja zapisu sprowadza się do wysłania instrukcji zapisu WRITE, 16-bitowego adresu z
sześcioma najbardziej znaczącymi bitami nie branymi pod uwagę oraz danej przeznaczonej do zapisu pod
przesłany adres. Przed wymaganym cyklem zapisu do pamięci może byd wysłanych 16 bajtów danych. Jedynym
ograniczeniem w tym przypadku jest to, iż wszystkie bajty muszą mieścid się w obszarze jednej strony pamięci.
Adres strony zaczyna się od XXXX XXXX XXXX 0000 i kooczy na XXXX XXXX XXXX 1111. W przypadku kiedy
wewnętrzny licznik adresu osiągnie wartośd graniczną, wskazuje on z powrotem na pierwszy adres strony i
następuje nadpisywanie danych na już wcześniej zachowane. Aby zakooczyd sekwencję zapisu danych do tablicy
pamięci sygnał na wyprowadzeniu CS powinien zostad ustawiony w stan wysoki tuż po otrzymaniu ostatniego

najmniej znaczącego bitu n-bajtowej danej. W przypadku gdy sygnał CS zostanie wcześniej ustawiony w stan
wysoki operacja zapisu nie zostanie skompletowana. Podczas trwania sekwencji zapisu rejestr statusu może byd
odczytywany w celu sprawdzenia bitów WPEN, WIP, WEL, BP1 oraz BP0. Podczas trwania cyklu zapisu nie jest
możliwy odczyt tablicy lokacji pamięci. Po zakooczeniu tego cyklu zatrzask zezwolenia zapisu jest zerowany;
WRDI (Write Disable)– zerowanie zatrzasku zezwolenia zapisu (niedostępne operacje zapisu) – blokuje zapis do
pamięci;
WREN (Write Enable)- ustawienie zatrzasku zezwolenia zapisu (dostępne operacje zapisu) - zezwala na zapis do
pamięci;
RDSR (Read Status Register) – odczyt rejestru statusu – zapewnia dostęp do rejestru statusu. Rejestr ten można
odczytad w każdej chwili, nawet podczas cyklu zapisu;
WRSR (Write Status Register) – zapis rejestru statusu – pozwala użytkownikowi na wybór jednego z czterech
poziomów ochrony tablicy pamięci EEPROM. Odbywa się to poprzez zapis bitów BP0 i BP1 w rejestrze statusu.
Tablica pamięci podzielona jest na cztery segmenty. Użytkownik ma możliwośd ochrony zapisu żadnego, jednego
lub wszystkich segmentów tablicy.