Technika cyfrowa 2  Wykład 4
dr in\
. Sławomir Sambor
[e-mail]
ITA, budynek C-5 pokój 708,
Tel. [phone]
http://zstux.ita.pwr.wroc.pl/slawek/
1
Układy CPLD
Układy koncepcyjnie podobne do SPLD, lecz bardziej zło\
one:
-mają większe zasoby logiczne i mo\
liwości funkcjonalne
-struktura hierarchiczna oparta o makrokomórki logiczne
-od 4 do 16 komórek łączy się tworząc blok logiczny
-większa liczba termów przypadająca na pojedynczą makrokomórkę
-mo\
liwość po\
yczki termów z sąsiednich makrokomórek
Dla porównanie typowa struktura FPGA
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 1
Układy CPLD i FPGA ró\
nią się nie tylko architekturą, ale mają tak\
e ró\
ną strukturę połączeń
między blokami
Konfigurowanie (programowanie) układów CPLD i FPGA - uzupełnienie
Oprócz znanych z SPLD metod: bezpieczniki, antybezpieczniki, tranzystory z izolowaną bramką
w układach CPLD oraz FPGA stosuje się statyczne pamięci RAM.
Poniewa\
pamięci RAM są ulotne więc ich zawartość musi być ładowana po włączeniu zasilania
z zewnętrznych nieulotnych pamięci konfiguracji
Istnieje mo\
liwość rekonfiguracji układu w czasie pracy.
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 2
CPLD  trochę historii&
Pierwsze dostępne na rynku CPLD to układy MegaPal firmy MMI.
Klasyczne rozwiązania sprawdzone w układach PAL16/20
Znacznie zwiększono rozmiar matrycy programowalnej AND co wpłynęło na zwiększenie pojemności
paso\
ytniczych i zwiększyło czas propagacji.
Układy MagaPal zyskały przydomek MegaSlow.
Nale\
ało zmienić koncepcję architektury du\
ych układów:
Matryce połączeniowe realizowane są w postaci:
a) kratownice  największe mo\
liwości łączeniowe, wymaga jednak bardzo du\
ej ilości punktów
programowalnych, dla układu ze 128 makrokomórkami liczba elementów łączących mieści się
w przedziale 65000..128000, czas opóz
nienia 7..15 ns
b) matryce zrealizowane w postaci zespołów programowalnych multiplekserów, zmniejsza to liczbę
punktów programowalnych około 256-krotnie, a czas propagacji sygnału prze 4-wejściowe
multipleksery nie przekracza 0,4..2 ns
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 3
Układy CPLD firmy Altera
1) Rodziny MAX3K/7K/9K  klasyczna architektura CPLD
2) FLEX6K/8K, FLEX10K
układy o du\
o bardziej skomplikowanej
3) APEX20K
architekturze, posiadają:
4) ACEX1, ACEX2
konfigurowalne bloki pamięci SRAM
wbudowane pętle PLL
ultraszybkie interfejsy LVDS (Low Voltage
Differential Signaling)
Układy CPLD i FPGA coraz bardziej się do siebie upodabniają
Rodziny MAX3K/MAX7K
- układy najmniej zło\
one
- MAX3K od 32 do 256 makrokomórek programowalnych
- MAX5K od 32 do 512 makrokomórek programowalnych
- technologia CMOS z reprogramowalną pamięcią konfiguracji EEPROM
- mo\
liwość programowania i testowania w systemie dzięki interfejsowi JTAG
- podstawowy element to bloki logiczne LAB (Logic Array Block) składające się
16 makrokomórek
- szybka matryca połączeniowa PIA (Programmable Interconnect Array) wykonana
z u\
yciem programowalnych multiplekserów
- globalne sygnały OE rozprowadzane w strukturze przez PIA
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 4
Rodziny MAX3K/MAX7K
Rodziny MAX3K/MAX7K
Komórka wejściowo-wyjściowa
Komórka wejściowo-wyjściowa
stosowana w układach MAX7K
Komórka najbardziej rozbudowana
funkcyjnie
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 5
Rodziny MAX3K/MAX7K
Makrokomórka programowalna
Przerzutnik mo\
na skonfigurować jako T, D, JK, RS lub zatrzask
Globalne sygnały zegarowe i resetowania nie zajmujące PIA
- pewna niedogodność to przypisanie tych sygnałów do określonych wyprowadzeń układów
Rodzina MAX9K
PIA została zastąpiona systemem
szybkich traktów komunikacyjnych
(Fast Track Interconnect) tworzących
klasyczną matrycę w oknach której
umieszczono LAB-y o budowie
zbli\
onej do LAB-ów w MAX3K/9K.
Rozmiary matrycy zale\
ą od wersji
układu, przy czym liczba kolumn jest
stała (5), a liczba wierszy zmienia się
od 4 do 7.
Ka\
dy wiersz traktu komunikacyjnego składa się z 96 linii, natomiast kolumny zawierają po 48 linii
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 6
Lokalna matryca połączeniowa zapewnia
komunikację między makrokomórkami
w obrębie LABU
Sygnały z wyjść makrokomórek
podawane są poprzez multiplekser grupwy
na 16 linii wiersza
Sygnały z wyjść są równie\
przekazywane
na linie kolumn (poprzez demultiplekser)
Zastosowano równie\
dodatkowe
multipleksery łączące 48 linii kolumny
z 16 liniami wiersza
Rodzina MAX9K
budowa komórek wejściowo-wyjściowych
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 7
Rodzina FLEX8K
Pierwsze układy firmy Altera, w których
wprowadzono ulotną pamięć konfiguracji
SRAM (wcześniej zastosowano ją
w układach FPGA firmy Xilinx)
Architektura troche podobna
do omawianej wcześniej rodziny MAX9K.
Ka\
dy wiersz traktu składa się z 168
lub 216 linii, ka\
da kolumna zawiera 16
linii przesyłowych
LAB-y składają się z 8 makrokomórek
zwanych elementami logicznymi LE (Logic
Element)
Komórki wejściowo-wyjściowe IOE (Input
Output Element) wyposa\
ono w przerzutnik
D z asynchronicznym zerowaniem
Rodzina FLEX8K
struktura LAB-u
Sygnały z LE są podawane
bezpośrednio do najbli\
szej
kolumny i dodatkowo do wejścia
multipleksera, który umo\
liwia
dołączenie wszystkich wyjść LE
do wiersza traktu połączeniowego.
Multiplekser ten umo\
liwia równie\

połączenie między sygnałami wiersza
i kolumny.
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 8
Rodzina FLEX8K
Wybór z
ródła
sygnału zegarowego
Podstawowym elementem LE jest konfigurowalna tablica LUT (Look-UP Table)
Mo\
liwość łączenia zasobów kilku LE.
Rodzina FLEX8K
tryby pracy LUT
LUT spełnia rolę modułu kombinacyjnego 4-wejściowa tablica dzielona jest na dwie 3-wejściowe
o funkcji zadanej przez projektanta i wyjściu jedna spełnia rolę generatora CARRY, druga mo\
e
kombinacyjnym lub rejestrowym realizować dowolną funkcję 3 argumentów (jedenym
z nich jest sygnał przeniesienia)
Dwie 3-wejściowe tablice
Sygnał sterujący kierunkiem zliczania
jedna do generowania wzbudzeń przerzutnika D
wykorzystano do synchronicznego zerowania
druga do generowania szybkiego przeniesienia
przerzutnika D
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 9
Rodzina FLEX8K
komórka wejściowo-wyjściowa IOE
Przerzutnik D z asynchronicznym zerowaniem oraz zespół multiplekserów ustalających
przepływ sygnałów między wyprowadzeniami układu i jego wnętrzem
Podstawy Techniki Cyfrowej i
Mikroprocesorowej 10