Systemy komputerowe
pomoce do wykładu
Magistrale systemowe: Magistrala PCI

Magistrala jest - -

do jednego lub kilku miejsc przeznaczenia.



magistrali. Natomiast




Sposób wykorzystania -
linii magistrali
-

danych
Taktowanie - synchroniczne lub asynchroniczne.
Rodzaje operacji - zapis, odczyt, odczyt-modyfikacja-zapis,
odczyt kontrolny, przekaz blokowy.
przekazu danych
- centralny lub rozproszony.
Kontroler
Procesor Procesor
pamięć
pamięci
Magistrala podsystemu procesor-
Karta Karta
P1394
Most PCI audio graficzna

Karta
Most ISA SCSI
sieciowa
l



(Peripheral Component Interconnect). Jest to lokalna magistrala,

smisji


operacji.
1. OPIS STANDARDU
Norma PCI Local Bus (ostatnia wersja: Revision 2.2) wydana przez
PCI Special Interest Group,



 66 MHz). W protokóle transmisji danych







Nie przewidziano dodatkowego buforowania. Magistrala nie jest



emu procesor
 -

most-sterownik magistrali PCI.

-
takich jak np. kontroler dyskowy -
-sterownika magistrali.






-wy, z których
korzysta jednostka centralna.
podsystemu procesor
centralny  -

-wy - -

procesorem Alpha jak i Pentium lub PowerPC. Warunkiem jest
zainstalowanie odpowiedniego oprogramowania.



utomatyczna



a

- by w specjalnie do tego celu wydzielonej przestrzeni
adresowej 

zainicjowanie pracy.
2. OMÓWIENIE WAŻNIEJSZYCH TERMINÓW

Agent
komputera (ang. agent).

Blokowanie


ykonywania sekwencji





ane i potwierdza

(ang. target).




faz transmisji danych (ang. master).

Most









podstawowy dla PCI tryb transmisji danych: po jednej
Przes

sekwencyjne

-
podawania ich adresów (ang. burst transfer).





innych - -
cache coherency).



ów

operacyjnej)



snooping).
liczba bajtów -
Wiersz
- ymiany


3. SYGNAA
Y MAGISTRALI PCI


lne dla obu
konfiguracji i specyficzne dla rozszerzenie 64.bitowego.

In
Out
t/s -
s/t/s

wysokiej impedancji jedynie poprzez aktywny stan wysoki,

gent. Nowy



biernym konieczne jest podtrzymanie stanu linii przez opornik

o/d

galwanicznej.
#


N



AD[31::00] AD[63::32]
Adres
i dane Dodatkowe
C/BE[3::0]# C/BE[7::4]#
linie dla
transmisji
PAR PAR64
64.bitowej
FRAME# REQ64#
TRDY# ACK64#
IRDY#
STOP#
Sterowanie
INTA#

DEVSEL#
INTB#
Przerwania
IDSEL
INTC#
LOCK#
INTD#
PERR#
SBO#
Kontrola
SERR#
awaryjne

SDONE

REQ#

GNT#
JTAG
CLK

RST#
systemowe
s/t/s




Adres i dane (wspólne linie 




Sygnalizacja sytuacji awaryjnych.
LOCK#




RST# in



IDSEL in
PCI podczas operacji odczytu i zapisu rejestrów
konfiguracyjnych.
CLK in cy wszystkie

doprowadzony do wszystkich stanowisk. Wszystkie
RST#, INTA#, INTB#, INTC#
oraz INTD#
CLK

stanie niskim) zmieniona w zakresie od 0 do



REQ# t/s
prze
GNT# t/s


GNT#.
AD[31::00] t/s ch.


C/BE[3::0]# t/s Linie multipleksowane.



-0] danych.
PAR t/s

AD[31:00] i C/BE[3::0]#,




FRAME# s/t/s


st
FRAME# przechodzi w stan wysoki.

IRDY# s/t/s

IRDY#
wystawione na liniach
AD[31::00]



IRDY# i TRDY#
TRDY# s/t/s




TRDY# iach AD[31::00]
TRDY# jest aktywny podczas


DEVSEL# s/t/s

adresata zainicjowanej operacji.
PAR t/s

liniami AD[31:00] i C/BE[3::0]#,



PAR

bitem PAR przy odczycie danych.
STOP# s/t/s - -
zaprzestania wykonywan

PERR# s/t/s


SERR# o/d

adresu lub danych podczas cyklu specjalnego lub

katastrofalne skutki. Utrzymywany jest w stanie
niskim na czas jednego impulsu zegarowego.

LOCK# s/t/s ,
podczas wykonywania operacji nierozdzielnych, do


pozostaje zablokowany do momentu, kiedy oba
FRAME# i LOCK#

LOCK#





LOCK#.

INT[A::D]# o/d

e



linii INTA#.
SDONE in/out

operacyjnej

buforowaniem. Aktywny SDONE (w stanie wysokim)

SBO#: w stanie wysokim informuje,

pa


SBO# in/out





SDONE (stan wysoki)

y z odczytem lub





AD[63::32] t/s
faz

REQ64# i ACK64#
stanie niskim, po liniach tych transmitowane

C/BE[7::4]# t/s
a
REQ64# i
ACK64#
-

PAR64 t/s
AD[63::32] i C/BE[7::4]#.
REQ64# s/t/s

FRAME#.
ACK64# s/t/s

DEVSEL#.


zaleceniami standardu IEEE 1149.1.
4. OPERACJE NA MAGISTRALI PCI





samym czasie, potrzebny jest mechanizm rozstrzygania o wyniku




indywidualnymi liniami REQ# i GNT#


 REQ#
GNT#.
REQ#

GNT#
REQ#
Centralny


GNT#

REQ#

GNT#



zasada  kto pierwszy ten lepszy , priorytet cykliczny lub inny





REQ#a ustawiony w stan niski.



zegarowego arbiter, przez ustawienie s GNT#a (w stan niski),


FRAME# i IRDY# GNT#
jest w stanie niskim. Operacja
zegarowego 3, kiedy FRAME#
-
REQ#a w stanie aktywnym. Podczas 3. impulsu
FRAME# jest w stanie niskim , arbiter

GNT# GNT#a w

wykrywa koniec operacji
FRAME# i IRDY#

FRAME# i IRDY#
stanie wysokim. Operacja prowadzona przez agenta B zostanie

REQ# FRAME# w stanie

przeprowadzenia jednej operacji. W nas

REQ#

REQ# w




GNT#







GNT# zu agenta w stanie niskim),

REQ# w stan niski.


wykonania operacji wy


do magistrali.

 na w



-wy.
Ws



nieustalo


FRAME#
trwania operacji.
IRDY#
pojedynczej fazy
TRDY#
pojedynczej fazy transmisji danych.
FRAME# i
IRDY#
z FRAME#
adresu (po liniach AD[31::0]). W tym czasie liniami C/BE[3::0]

CLK

TRDY# i IRDY#

IRDY# lub TRDY# jest w stanie wysokim,
owadza cykle oczekiwania.
RDY# w
IRDY# dla cyklu zapisu oraz
TRDY#
xRDY# w stan niski lub wysoki,

IRDY#
IRDY# oraz FRAME#
TRDY#.


FRAME#
IRDY# FRAME# do



4.3 Rozkazy magistrali PCI

adresowej), po liniach C/BE[3::0],

AD[31::00]

i. danych,
ii. we-wy,
iii.
tawiono
w tabeli:
C/BE[3::0]
Typ operacji Komentarz
#
1. 0000 Potwierdzenie przerwania Bezadresowa, odczyt
2. 0001 Cykl specjalny Bezadresowa, zapis
3. 0010 Operacja czytaj z we-wy We-wy
4. 0011 Operacja zapisz we-wy We-wy
5. 0100 Zarezerwowane -
6. 0101 Zarezerwowane -
7. 0110
8. 0111
9. 1000 Zarezerwowane -
10. 1001 Zarezerwowane -
11. 1010 Konfiguracja
12. 1011 Konfiguracja
13. 1100
14. 1101 Podwójny cykl adresowy (64 bity)
15. 1110
16. 1111

Potwierdzenie przerwania -


rozkaz potwierdzenia przerwania
AD[31::00]
tej operacji wykorzystywane i ich stan w fazie prz

DEVSEL#
transmisji danych linie C/BE[3::0]#

Rozkazy typu cykl specjalny


DEVSEL#). W fazie adresowej stan
linii adresowych jes
Rozkazy czytaj z we-wy i zapisz we-wy
-wy. W fazie adresowej po liniach
AD[31::00]
przestrzeni
-wy.
Rozkazy i



Rozkazy typu i
wykorzystywane odczytywania i zapisu informacji w przestrzeni
adresowej (wybranego agenta) zarezerwowanej dla potrzeb
konfiguracji.


-

Rozkazy typu podwójny cykl adresowy
korzystania z adresacji 64.bitowej.
Rozkazy typu



Rozkazy typu

kompletu bajtów odwzorowywanych w jednym lub kilku wierszach

podczas jednej operacji. Wykonanie tego rozkazu wymaga sprawdzenia



zytaj lub zapisz

4.4 Adresowanie


DEVSEL#. TRDY#, potw

DEVSEL#. Raz ustawiony
DEVSEL#
danych.
adresu: pozytywne i







Najkrótszy dopuszczalny czas reakcji przy dekodowaniu negatywnym

CLK

5.
1 2 3 4 5 6 7 8
CLK
FRAME#
DEVSEL#



AD[1::0],
w fazie pr AD[1::0]
DEVSEL#.
C/BE[3::0]#
liniami AD[31::0]






AD[31::0] i C/BE[3::0]#



wykorzystania linii magistralowej przez kolejnych agentów powinien


4.5 Rozkazy konfiguracyjne



w w przestrzeni rejestrów konfiguracji.


IDSEL, który w


IDSEL
jest warunek AD[1::0]

linii AD[7::2].



jest po liniach AD[10::8].
Zarezerwowane MF Nr rejestru 0 0

Głó ny most PCI

Most PCI-PCI

Most PCI-PCI




rysunku 7, kierowana do odpowiedniego mostu PCI-PCI, informacja
adresowa (dla przestrzeni rejestrów konfiguracji) ma bardziej
,


Zarezerwowane Nr magistrali MF Nr rejestru 0 1

Dopiero na poziomie odpowiedniego mostu zaadresowanej magistrali

po liniach AD[15::11]
odpowiedniej linii IDSEL
adresowej okrojonej do postaci typu 0 (rysunek 6).
Sposób st IDSEL



wystawianie ad
IDSEL.


FRAME#.
1 2 3 4 5 6 7
CLK
FRAME#
ADRES DANE
AD
IDSEL
DEVSEL#
IRDY#
TRDY#



Podczas operac


AD[7::2]).

je

bitów odebranych z linii AD[1::0]


AD1 AD0 Rodzaj transmisji
0 0
0 1
1 X


adresowych AD[31::02].

Na rysunku 10 przedstawiono przebiegi czasowe 32.bitowej operacji
FRAME#


2. impulsu zegarowego stan linii AD[31::0] oraz linii C/BE[3::0]#

eraz linie C/BE#


TRDY#
zane

C/BE#



TRDY# jest w stanie wysokim, konieczne jest

DEVSEL# przejdzie w stan niski,


TRDY# lub IRDY# jest

ane podczas impulsu zegarowego 4. Faza
IRDY# i TRDY#


podczas impulsów 3, 5 i 8. Pierwsza faza

TRDY# jest w stanie wysokim, natomiast
IRDY# jest w stanie
wysokim podczas impu
FRAME#


mpulsu zegarowego 7, wobec czego


32.bitowej operacji zapisu
FRAME# w stan niski w czasie impulsu zegarowego
2. Operacja zapisu jest podobna do operacji odczytu z tym



same dla obu operacji.


trzeci


FRAME# w stanie
wysokim) w
podczas impulsu zegarowego 8.




równoczesnej modyfikacji danych przez kilka procesorów, stosowany
jest mechanizm
systemach

docelowego dla przeprowadzenia sekwencji operacji nierozdzielnych.
W tym czasie ten fragment powini
innych agentów

zadanie ( ).
W celu zab
LOCK#.
REQ# powinien sprawdz
LOCK# LOCK#
momentu, w któr
FRAME# i LOCK#
LOCK#
REQ# -
zwolni. LOCK#
magistrali, przej Pozostali agenci nie
LOCK# a
magistrali.
W czasie kiedy LOCK#, pozostali
efektywnie



4.8 Wykorz
na magistrali PCI z



SDONE i SBO#. Przy ich



SDONE jest ustawiany w stan wysoki, kiedy procedura
kontrolna a a. Stan niski s u SBO# oznacza,

nieaktualne dane y SBO# i SDONE
oznacza to,
agenta.
4.9 Operacje w przestrzeni adresowej rejestrów we-wy
W przypadku operacji wykonywanych w przestrzeni adresowej
zarezerwowanej dla operacji we-wy, wszystkie linie AD[31::0]




-wy.





danych, wyznaczana przez C/BE#
zaadresowanego sterownika we-wy.
W przestrzeni rejestrów we-wy linie AD[1::0]


AD1 AD0
C/BE#3 C/BE2# C/BE1# C/BE0#
0 0 X X X
L
0 1 X X H
L
1 0 X H H
L
1 1 H H H
L

4.10 Przerwania

INT#
przerwania i powoduje po pewnym czasie wykonanie rozkazu
potwierdzenia przerwania (linie C/BE[3::0]="0000") dla odczytania
AD[31::0] nie


DEVSEL#). Wektor
AD[31::0]
danych, kiedy TRDY#

przed czasem.
i PCI









STOP# STOP# raz
FRAME#
nie przejdzie w stan wysoki.
nia operacji, przez
FRAME# IRDY# jest w


IRDY# i TRDY#



limitu czasu przewidzianego na wykonanie danej operacji.
4.12 Cykl specjalny



komunikat jest skie

DEVSEL# C/BE[3::0]

specjalny, natomiast linie AD[31::0]

 AD[15::0]

AD[31::16]
ów.


AD[31::0] i
C/BE[3::0]
AD,


PERR# oraz
SERR#



przez dwa impulsy z SERR#


SERR#
kilku agentów

4.14 Rozszerzenie magistrali PCI do 64 bitów
Rozszerzenie magistrali do 64 bitów wymaga 39 dodatkowych
REQ64#, ACK64#, AD[63::32], C/BE[7::4]
oraz PAR64
REQ64#
ACK64#.




AD[63::32] lub C/BE[7::4] PAR64 przechodzi w stan niski.
Na rysunku 12 przedstawiono przebiegi czasowe 64.bitowej operacji

REQ64#
ACK64# w sta
FRAME# i DEVSEL# przy operacjach
32.bitowych.


64.bitowej, wówczas automatyc
wykonanie operacji 32.bitowej.