P R O G R A M Y
Przełom na rynku narzędzi EDA
dla elektroników, część 2
Kompilowanie projektu w DXP jest zupełnie nowym, ale
istotnym składnikiem procesu projektowania. �rodowisko Protel
DXP posiada wbudowany pot�łny mechanizm odpowiedzialny za
kompilowanie i por�wnywanie dokument�w składowych całego
projektu. Kompilator buduje w pami�ci komputera model
Kiedy projekt jest skompilowany i pozba-
projektu, kt�ry jest nast�pnie sprawdzany pod kątem
wiony bł�d�w na schematach, mołemy
przejśĘ do kolejnych etap�w projektowania.
wyst�powania bł�d�w rysunkowych i elektrycznych.
Bezbł�dnie skompilowany projekt to �mate-
riał� do analiz i symulacji oraz transferu do
Kompilacja projektu macierzy, otrzymamy ponad sto pi�Ędziesiąt implementacji - zalełnie od rodzaju - na
Bł�dy wykryte przez kompilator są wy- mołliwości ustawie�. Dla kałdej z nich mo- płycie PCB lub w układzie FPGA.
świetlane w panelu Messages (rys. 7). Dwu- łemy zdefiniowaĘ jeden z czterech pozio-
krotne klikni�cie myszką na wybranej pozy- m�w sygnalizacji: Błąd Krytyczny (Fatal Er-
cji w panelu Messages umołliwia przejście ror), Błąd (Error), Ostrzełenie (Warning)
do miejsca wystąpienia bł�du w dokumen- i Brak Raportowania (No Report).
cie �r�dłowym. Wcześniej wspomnieliśmy, łe podczas
Wspomnieliśmy, łe kompilacja obejmuje kompilacji powstaje model projektu, kt�ry
takłe weryfikacj� projektu pod kątem wy- odwzorowuje wszystkie relacje pomi�dzy je-
st�powania bł�d�w. Parametry tej weryfika- go cz�ściami składowymi. Dotyczy to połą-
cji konfigurujemy za pomocą okienka dialo- cze� pomi�dzy arkuszami projektu hierar-
gowego Options for Project, kt�re mołemy chicznego, powiąza� pomi�dzy instancjami
wywołaĘ, np. wybierając z menu Pro- poszczeg�lnych kanał�w w projekcie wielo-
ject>Project Options. Spośr�d całej masy do- kanałowym oraz sieci połącze� wyst�pują-
st�pnych opcji pogrupowanych w kilka za- cej pomi�dzy wszystkimi elementami na ar-
kładek, teraz interesują nas te, zawarte pod kuszu schematu. Widok skompilowanego
zakładkami Error Reporting oraz Connection projektu pokazuje panel Nawigator, za po-
Matrix (rys. 8). mocą kt�rego mołemy poruszaĘ si� po całej
Parametry zgrupowane na zakładce Error strukturze projektu oraz obejrzeĘ wszystkie
Reporting (rys. 9) odpowiadają za tzw. bł�- połączenia.
Rys. 9. Okno konfiguracji weryfikacji
dy rysunkowe, takie jak np. powt�rzone Zwracam uwag�, łe panel Navigator (rys.
błędów na schemacie
oznaczenia element�w na schemacie, nie- 10) daje praktycznie nieograniczone mołli-
podłączone porty zasilania, powielone ety- wości nawigacji po strukturze projektu, na
kiety sieci itp. kałdym poziomie i na kilka sposob�w. Po-
Druga grupa opcji odpowiedzialnych za cząwszy od poziomu najwyłszego, tj. po-
weryfikacj� to tzw. macierz połącze�, do- szczeg�lnych arkuszy oraz instancji projek-
st�pna na zakładce Connection Matrix. Spe- tu wielokanałowego, poprzez elementy
cyficzna dla Protela macierz połącze�, wi- i połączenia na schemacie, ał do poziomu
doczna na ilustracji, odpowiada za wykry- pojedynczych wyprowadze� element�w
wanie tzw. bł�d�w elektrycznych. Klikając i dowolnych parametr�w związanych z ele-
kolorowe pola na przeci�ciu wierszy i ko- mentami. Dochodzi do tego mołliwości gra-
lumn macierzy, konfigurujemy zachowanie ficznej reprezentacji połącze� z jednoczes-
si� programu na okolicznośĘ wystąpienia nym automatycznym powi�kszaniem wybra-
określonych bł�d�w elektrycznych na sche- nych element�w i maskowaniem pozosta-
matach. Przykładowo, na przeci�ciu wiersza łych (rys. 11). Wszystko to powoduje, łe
Output Pin i kolumny Power Pin domyślnie poruszanie si� po projekcie w programie
wyst�puje kwadracik koloru pomara�czowe- Protel/nVisage DXP jest proste, łatwe
Rys. 10. Nawigator pozwala swobodnie
go, oznaczający błąd (Error). Takie ustawie- i przyjemne.
przemieszczać się po projekcie
nie powoduje, łe Protel wykrywa połącze-
nie wyprowadzenia typu �wyjście� z wypro-
wadzeniem typu �zasilanie� i sygnalizuje ta-
ki stan jako błąd, co jest dośĘ oczywiste.
Konfigurując macierz połącze�, mołemy
wpłynąĘ w określony spos�b na zachowanie
si� programu w sytuacji wystąpienia r�łne-
go rodzaju bł�d�w elektrycznych. Biorąc
pod uwag� mołliwą liczb� połącze� pomi�-
dzy kilkunastoma wierszami i kolumnami
Rys. 11. Połączenia mogą być
Rys. 7. Widok panelu messages Rys. 8. Okno konfiguracji raportów prezentowane graficznie
Elektronika Praktyczna 4/2003
62
P R O G R A M Y
tryb pracy krokowej pozwala na stopniowe
uruchamianie kodu z jednoczesną obserwa-
cją przebieg�w i podglądem sygnał�w
i zmiennych oraz analizą kodu VHDL i od-
powiadających mu element�w na schemacie.
MołliwośĘ ustawiania pułapek dodatkowo
ułatwia uruchamianie projektu.
Analiza sygnałowa obwodu
Wraz ze zwi�kszaniem cz�stotliwości pra-
cy wsp�łczesnych urządze�, analiza sygna-
łowa obwodu staje si� coraz bardziej przy-
datnym narz�dziem pracy projektanta. Pro-
tel oraz nVisage pozwalają na przeprowa-
Rys. 12. Okno konfiguracji symulatora
dzenie analizy sygnałowej zar�wno dla go- Rys. 14. Wyniki symulacji projektu układu
towej płyty PCB, jak i zanim jeszcze zapro- FPGA
Wszechstronna analiza projektu jektujemy obw�d drukowany - na podstawie
nVisage i Protel zawierają cały szereg na- samego schematu ideowego. przebieg�w, obsługujące wszystkie rodzaje
rz�dzi do analizy i weryfikacji układu - włą- Podstawową zasadą przy projektowaniu, wykres�w generowanych przez narz�dzia do
czając w to symulator analogowo-cyfrowy ty- pozwalającą uniknąĘ problem�w związanych analizy.
pu SPICE3f5/Xspice, symulator VHDL oraz z integralnością sygnał�w, jest dopasowanie Przeglądarka analogowa oferuje takie fun-
pełne mołliwości analizy sygnałowej obwo- impedancji. Na etapie rysowania schematu kcje jak: podgląd kilku przebieg�w, przebie-
du. Narz�dzia te są całkowicie zintegrowane osiągamy to przez prawidłowe dopasowanie gi nałołone na jednym wykresie z kilkoma
i gotowe do wykorzystania w razie potrzeby. urządze� i dob�r terminator�w. Natomiast osiami Y, kursory słułące do precyzyjnego
podczas projektowania obwodu drukowane- odczytu wartości z wykres�w, mołliwośĘ za-
Symulator analogowo-cyfrowy go, przez prawidłowe określenie fizycznych stosowania formuł matematycznych do prze-
Symulator wykorzystuje rozszerzoną wer- właściwości laminatu oraz odpowiednie pro- bieg�w, kopiowanie wykres�w do schowka
sj� standardu Berkeley SPICE3f5/Xspice, po- wadzenie ściełek. Windows oraz eksport wynik�w do pliku.
zwalając na dokładną analiz� dowolnych Wst�pną analiz� sygnałową mołemy prze- Przeglądarka cyfrowa jest nieco ubołsza,
kombinacji układ�w analogowych i cyfro- prowadziĘ jeszcze podczas rysowania sche- ale wyczerpuje typowe potrzeby w zakresie
wych, bez konieczności r�cznego wstawia- mat�w. Unikamy w ten spos�b ryzyka kosz- prezentacji przebieg�w cyfrowych w funkcji
nia przetwornik�w C/A i A/C pomi�dzy townego przeprojektowywania płyty, jeśli czasu, pomiar�w czasu i wyświetlania war-
cz�ściami analogowymi i cyfrowymi. Symu- okałe si�, łe potrzebne są dodatkowe ter- tości.
lacja układ�w mieszanych jest mołliwa, po- minatory lub nawet naleły zmieniĘ techno-
niewał symulator zawiera precyzyjne mode- logi�. Do takiej analizy wystarczy tylko Synteza VHDL
le behawioralne układ�w cyfrowych, zar�- określiĘ średnią impedancj� ściełek, urucho- Zagadnienie syntezy dotyczy przetwarza-
wno TTL, jak i CMOS. Symulator obsługuje miĘ symulacj� i obejrzeĘ przebiegi sygnał�w nia kodu VHDL przy projektowaniu progra-
wszystkie modele analogowe kompatybilne na wykresach zbliłonych do tych, jakie wi- mowalnych układ�w logicznych. Synteza to
ze standardem SPICE. dzimy na ekranie oscyloskopu. Jeśli zaob- złołony proces polegający na transformacji
Symulator oferuje zar�wno podstawowe serwujemy zniekształcenia sygnał�w, mogą- projektu układu logicznego do fizycznej im-
analizy - punktu pracy, analiz� przejściową ce mieĘ wpływ na prac� urządzenia, mołe- plementacji w układzie FPGA. Programy
i małosygnałową, jak i szereg analiz zaawan- my zastanowiĘ si� nad wyborem układ�w nVisage i Protel posiadają wbudowane uni-
sowanych np. Fouriera lub Monte Carlo. Na w innej technologii lub spr�bowaĘ dobraĘ wersalne narz�dzia do syntezy VHDL po-
rys. 12 pokazano okienko dialogowe słułące terminatory. Program pomołe nam szybko zwalające na wyb�r jednego z wielu dost�p-
do konfiguracji symulatora. W jego lewej określiĘ optymalne wartości element�w ter- nych na rynku układ�w programowalnych.
cz�ści widoczne są wszystkie dost�pne ro- minatora (rys. 15). Dają swobodny wyb�r architektury oraz ro-
dzaje analiz. Wybierając poszczeg�lne pozy- �rednia wartośĘ impedancji ściełek zało- dziny układ�w FPGA. Programy posiadają
cje listy, uzyskujemy dost�p do ich paramet- łona podczas wst�pnej analizy mołe byĘ wiele zaawansowanych cech spotykanych
r�w pokazanych w prawej cz�ści okienka. wykorzystana podczas projektowania PCB zwykle w drogich narz�dziach do syntezy
Wyniki symulacji wyświetlane są na wy- w celu prawidłowego doboru układu warstw FPGA. Podczas syntezy program wyświetla
kresach w postaci przebieg�w (przykład po- oraz do konfiguracji nowej reguły projekto- szczeg�łowe komunikaty w oknie Messages.
kazano na rys. 13). Szeroki zakres ustawie� wej na prowadzenie ściełek wg określonej Klikając na wybranej pozycji z listy
parametr�w obu osi, skali, wielkości i iloś- impedancji. Analiza sygnałowa przeprowa- w okienku Messages mołemy przejśĘ auto-
ci przebieg�w na wykresach daje mołliwośĘ dzona na gotowym obwodzie drukowanym matycznie do miejsca w projekcie, kt�rego
r�łnorodnej prezentacji i analizy wynik�w. pozwala dokładnie sprawdziĘ jego jakośĘ dany komunikat dotyczy. Pozwala to w łat-
pod kątem integralności sygnał�w. wy i prosty spos�b dotrzeĘ do miejsc,
Symulator VHDL Przebiegi sygnał�w, jakie mołemy zaobser- w kt�rych program znalazł bł�dy.
Symulator VHDL to kompletny system wowaĘ w wyniku takiej analizy, odpowiada- DXP daje mołliwośĘ importu informacji
umołliwiający kompilacj� i wykonanie kodu ją z dułą dokładnością tym, jakie pojawią si� o rozkładzie wyprowadze� generowanych
VHDL. Pozwala na analiz� funkcjonalną w rzeczywistym obwodzie. Na wykresach przez zewn�trzne narz�dzia do implementa-
i czasową projektu FPGA. Wyniki symulacji mołemy zaobserwowaĘ zjawiska przesłuch�w cji FPGA. Rozkład wyprowadze� zaprogra-
prezentowane są na wykresach w postaci pomi�dzy ściełkami, odbicia sygnał�w, zmie- mowanego juł układu logicznego mołemy
przebieg�w czasowych (rys. 14). Dost�pny rzyĘ czas narastania i opadania zbocza oraz załadowaĘ do programu, zar�wno w projek-
impedancj� ściełki (rys. 16). cie FPGA, jak i PCB. Dzi�ki temu mołemy
Naleły zaznaczyĘ, łe algorytmy uływane zachowaĘ sp�jny rozkład wyprowadze� pod-
podczas analizy są bardzo dokładne, jednak czas całego procesu projektowania. Aktual-
chcąc uzyskaĘ wiarygodne wyniki, musimy nie program obsługuje wi�kszośĘ rodzin
dobrze określiĘ parametry elektryczne lami-
natu i miedzi, na podstawie kt�rych pro-
gram liczy impedancj� ściełek. Ponadto,
musimy dysponowaĘ odpowiednimi modela-
mi element�w. Wi�kszośĘ z nich jest do-
st�pna w bibliotekach dołączonych do pro-
gramu. Jeśli dla pewnego elementu brakuje
modelu, mołemy określiĘ go sami lub po-
zwoliĘ, aby program zastosował model przy-
bliłony.
Praca z wykresami
Wszystkie rodzaje symulacji dost�pne
w DXP mają wsp�lną cech� w postaci gra-
Rys. 13. Prezentacja wyników symulacji ficznej reprezentacji wynik�w na wykresach.
Rys. 15. Protel DXP potrafi obliczyć
układu analogowego �rodowisko DXP zawiera dwie przeglądarki
parametry terminatora linii transmisyjnych
Elektronika Praktyczna 4/2003
64
P R O G R A M Y
kt�re zapewniają pełną obsług� prawdzi-
a) wych, zagniełdłonych projekt�w wielokana-
łowych. Spośr�d tych ułatwie� naleły wy-
mieniĘ automatyczne generowanie wielu in-
stancji arkuszy schemat�w dla poszczeg�l-
nych kanał�w, zarządzanie oznaczeniami,
automatyczne generowanie klas element�w
i tworzenie odr�bnych obszar�w PCB dla
poszczeg�lnych kanał�w oraz mołliwośĘ po-
wielania identycznego rozkładu element�w
i ściełek na PCB dla kałdego z kanał�w.
Na rys. 17 przedstawiono struktur� przy-
kładowego projektu 32-kanałowego, kt�ry
zawiera cztery banki, z kt�rych kałdy jest
wyposałony w osiem identycznych kanał�w.
Poj�cie prawdziwego projektowania wie-
lokanałowego, kt�re jest cz�sto podkreślane,
Rys. 18. Okno konfiguracji projektu
b)
oznacza, łe schemat powtarzającego si� ka-
wielokanałowego
nału rysujemy tylko raz. Nie ma potrzeby
tworzenia wielu kopii tego samego arkusza!
Projekt na schemacie pozostaje w takim sta-
nie nawet po przeniesieniu do PCB, a sys-
tem utrzymuje powiązanie jednego elemen-
tu logicznego na schemacie do wielu fizycz-
nych element�w na płycie PCB.
Edytor schemat�w daje nam do dyspozy-
cji dwie mołliwości narysowania projektu
wielokanałowego - kładziemy osobne sym-
bole arkusza dla kałdego kanału, wszystkie
odnoszące si� do tego samego arkusza sche-
matu lub wykorzystujemy specjalną składni�
Rys. 16. Wyniki symulacji wpływu
oznaczenia symbolu arkusza, kt�ra reprezen-
parametrów terminatora na przesyłany
tuje wiele kanał�w za pomocą jednego sym-
sygnał
Rys. 19. Formaty kanałów można
bolu arkusza.
dowolnie kopiować
Uływając specjalnego słowa kluczowego
układ�w FPGA, takich producent�w jak: Xi- Repeat w oznaczeniu symbolu arkusza,
linx, Altera, Actel, Atmel, Lattice, Quicklo- określamy liczb� wystąpie� danego kanału. w grupach (tzw. component classes), a kał-
gic i Vantis. Podczas kompilacji projektu program powie- da grupa element�w na płycie jest umiesz-
la dany kanał odpowiednią liczb� razy, two- czana w osobnym obszarze (tzw. placement
Projekty wielokanałowe rząc wewn�trzny skompilowany model, uły- room).
Zaawansowany mechanizm, wspomagający wając wybranego schematu numeracji w ce- Elementy na PCB układamy tylko dla jed-
tworzenie projekt�w wielokanałowych, to lu unikalnego oznaczenia kałdego elementu nego kanału, wewnątrz jego obszaru, nast�p-
nowe i ciekawe zagadnienie, kt�re pojawiło w kałdym kanale. Ten proces nie powiela nie prowadzimy ściełki, korzystając z pole-
si� w DXP. Mechanizm ten ułatwia projek- arkusza schematu dla kałdego kanału - cenia Autoroute>Room. Dalej korzystamy
towanie układ�w, w kt�rych pewne cz�ści schemat pozostaje ciągle jeden. Kiedy pro- z polecenia Tools>Rooms>Copy Room For-
obwodu powtarzają si� - dwukrotnie, czte- jekt jest skompilowany, pojawiają si� za- mats, aby powieliĘ krok po kroku rozkład
rokrotnie czy nawet 32-krotnie. Programy kładki w dolnej cz�ści okna edytora sche- element�w i ściełek dla wszystkich kana-
nVisage i Protel DXP posiadają kilka cech, mat�w, po jednej dla kałdego kanału. ł�w. Wspomniana funkcja obsługuje zar�-
Spos�b mapowania pojedynczego elemen- wno płyty z dwustronnym rozkładem ele-
tu na schemacie z jego kilkoma wystąpienia- ment�w i ściełek kanału, jak i jednostronny
mi (w kilku kanałach) na PCB jest określo- rozkład dla kanału, kt�ry mołe byĘ powie-
ny przez tzw. schemat oznacze� ustawiony lony po obu stronach płyty. Dost�pne moł-
w okienku dialogowym Projekt Options na liwości kopiowania formatu kanał�w najle-
zakładce Multi-Channel. Na rys. 18 pokaza- piej ilustruje widok okienka dialogowego na
no wygląd okna konfiguracyjnego i jeden rys. 19.
z mołliwych schemat�w oznacze�. Grzegorz Witek, Evatronix
Konfiguracja kanał�w ze schemat�w prze-
Dodatkowe informacje
chodzi automatycznie na rozkład element�w
na płycie drukowanej. Kiedy przenosimy Dodatkowe informacje można uzyskać w firmie
Rys. 17. Przykładowa struktura projektu
projekt do PCB, elementy są układane Evatronix, www.evatronix.com.pl.
32-kanałowego
Elektronika Praktyczna 4/2003
65