A 7

97

Komunikacja procesora z innymi elementami architektury komputera

• Invalid\ Informacja zawarła w linijce o tym statusie jest bezwartościowa i nie może być wykorzystana Żądanie odczytu powoduje pobudzenie magistrali pamięciowej i napełnienie linijki a zapis do niej wyzwala cykl zapisu do pamięci.

Algorytm zmian statusu MGSI wywołanych określonymi akcjami zebrane zostały' w poniższej tabeli

	Odczyt	Zapis
Invalid	O Read Miss © Lilie Fili (pobudzenie magistrali pamięciowej, cykl odczytu z pamięci) CM 4 E	O Writc Miss © Write-Through (pobudzenie magistrali pamięciowej, cykl zapisu do pamięci) © 1 1
Shared	O Rcad Hit, brak aktywności magistrali pamięciowej ©Ś-»S	O Writc Hit © Write-Through (wywołanie cyklu zapisu do pamięci) © S -4 E 0.4 Iw linijkach innych pamięci cache (Iiwalidation)
Exclusive	O Rcad Hit, brak aktywności magistrali pamięciowej © E -» E	O Write Hit, brak aktywności magistrali pamięciowej © E4M
MoclifiecI	O Read Hit, biak aktywności magistrali pamięciowej © M M	O Write Hit, brak aktywności magistrali pamięciowej © IM -4 IM

Obsługa układów peryferyjnych

Wśród wielu koncepcji połączenia współpracujących /.e sobą procesorów jedna zasługuje na szczególną uwagę, bowiem właśnie ona została zastosowana jako rozszerzenie klasycznej architektury AT w płytach głównych powszechnego użytku. U podstaw tego standardu leży opracowana przez firmę Intel specyfikacja MP (MultiProcessor Spec i fi cation). Opracowanie dotyczy oczywiście procesorów' produkowanych przez Intel.

Specyfikacja przyjmuje dwa podstawowe założenia wstępne określające pełną symetrię systemu. W części dotyczącej dostępu do pamięci zdecydowano się na architekturę UMA. Niezależnie od liczby zainstalowanych procesorów wykonywana jedna i ta sama kopia każdej aplikacji (a w szczególności również systemu operacyjnego). Każdy z pro-cesorów jest równouprawniony i identyczny pod względem sprzętowym, może wykonywać dowolny fragment kodu oraz porozumiewać się z innymi procesorami (brak uwarunkowań typu Mastar-Slave).

Pełna symetria króluje również w obszarze komunikacji zc światem zewnętrznym. Każdy z procesorów dysponuje w tym samym stopniu możliwościami dostępu do przestrzeni adresowej portów 1/0. Mimo iż specyfikacja dopuszcza by dowolny procesor