Image129

(c} We takt

Zerowanie—lt

S Q			S 0
C		r<	c
R S			R Q

s c

R Q

-tr

U¹^

$$ B'

Zegar

TlT

\jarLrurjxnJiJ~^^

—i_i l

Wejścia	Wyjścia
(tn)	(tn+f)
A B	Oa
f 1	/
0 1	0
t 0	0
0 0	0

Rys. 4.74. Rejestr scalony 164

a) schemat logiczny, b) tablica We lwy, c) przebiegi napięć

Zerowanie

zerowanie

⁵ ^ ..*•

r-np-

B‘—^L-

jmruuiiwumruL

Wejście danych '

fakt

Bramkowanie zegara We. szeregowi Wpisywrówn. —|_p

We takt	Blokada we takt	Wpis. równoległe	Wejścia równoległe	Wejścia szeregowe	Funkcja
0	0	0	Informacja wejściowa	0	Wpisywanie równoległe inf. we.
N impulsów	0	f	0	Informacja wejściowa	Pr ces u w. szereg

Rys. 4.75. Rejestr scalony 165

a) schemat logiczny, b) tablica funkcji rejestru, c) przebiegi napięć w charakterystycznych punktach układu

r

-_f*L

Wyjście Og-J Wyjście 8h—i-

Wprowadź j ^ ^ | ^ przesuw szeregowe

139