Laboratorium PTC7

-26-

kim przypadku jednocześnie weryfikujemy używane przewody. Zachowując zasadę V należy przyporządkować wybranym zadajnikom (i zapisać na papierze) sygnały A, B, C i D.

Następnie, po wykonaniu wszystkich powyższych czynności, zaczynamy budować układ. Najpierw łączymy elementy składające się na wyjście 71, a później zmieniając sygnały wejściowe sprawdzamy, czy występują na nim poprawne stany - przykazania: VI i VII. Taką samą procedurę stosujemy po każdej rozbudowie układu, dodając kolejno: 72, 73 i 74. Ostatecznie powinniśmy uzyskać sprawnie działający układ cyfrowy.

Załóżmy, że po pewnym czasie poprawnej pracy zauważamy błędne działanie naszego układu. Oczywiście, nie należy budować go od nowa (zasada X). Przede wszystkim trzeba sprawdzić, na którym wyjściu występuje błąd. W tym celu dobrze jest przeanalizować tablicę prawdy, tzn. skontrolować, jakie stany pojawiają się teraz na wyjściach przy zmianach sygnałów wejściowych. Wszystkie „wykryte” przykładowe różnice są uwzględnione w tabeli przedstawionej na rys. 2.7. Jak widać, jest ich sześć i dotyczą dwóch wyjść: Y\ i 73, tzn. defekty musiały powstać w obu tych blokach. Mamy zarazem pewność, iż pozostałe fragmenty naszego układu cyfrowego są sprawne.

				Poprawne				Błędne
A	B	c	D	74	73	Y.2	71	74	73	72	71
0	0	0	0	1	1	0	1	1	0	0	1
0	0	0	1	0	1	0	1	0	0	0	1
0	0	1	0	1	1	1	0	1	0	1	0
0	0	1	1	0	1	1	0	0	0	1	0
1	0	0	0	0	0	0	0	0	0	0	1
1	0	0	1	0	0	0	0	0	0	0	1

Rys. 2.7. Porównanie poprawnych i błędnych stanów logicznych na wyjściach układu kombinacyjnego

A B C D

Rys. 2.8. Analiza błędnego działania wyjścia 71

Rozpatrzmy najpierw błąd występujący na wyjściu Yl (rys.2.8). W tym celu wymuszamy na wejściach odpowiednio: A = 1, B = 0, C = 0, D = 0. Dla takiego przypadku błąd na wyjściu Y\ objawia się występowaniem stanu wysokiego, zamiast poprawnego zera. Aby jednak otrzymać logiczne zero na wyjściu Yl, na wejścia bramki U3A powinno się podać dwie jedynki. W związku z tym sprawdźmy stany logiczne w punkcie P1 (rys. 2.8). Okazuje się, że zamiast poprawnych wartości: 1 1, mamy: 0 1. Wynika stąd, iż uszkodzenie występuje na wyjściu bramki U2A. Wydaje się jednak, że bramka ta jest sprawna, a uszkodzenie jest wynikiem występowania trzech logicznych jedynek na jej wejściach (punkt P2), zamiast stanu: 0 1 1. Po sprawdzeniu, że na wejście bramki U1A jest doprowadzana poprawna wartość sygnału A (punkt P3), możemy wyciągnąć wniosek, że albo niesprawna jest negacja U1A, albo złe jest połączenie między U1A i U2A. W naszym przykładzie prawdziwy okazał się ten drugi wariant (rys. 2.8).

A B C D

Rys. 2.9. Analiza błędnego działania wyjścia Y3

Do usunięcia pozostało nam jeszcze uszkodzenie w bloku Y3 (rys. 2.9). Będziemy postępowali analogicznie, wykorzystując metodę śledzenia wstecz. Tym razem na wejściach wymuszamy cztery zera (patrz tablica na rys. 2.7), co powinno dać na wyjściu Y3 stan wysoki. Błędny stan niski na tym wyjściu wymaga sprawdzenia sygnałów w punkcie P11. Okazuje się, że na wejścia bramki U4C podawane są dwie jedynki, co pozwala wnioskować, że jest ona sprawna. Teraz należy zastanowić się, która z bramek: U4A, U4B, przy A = B = C=D = 0, powinna mieć na swoim wyjściu logiczne zero. W tym celu trzeba przeanalizować schemat logiczny fragmentu naszego układu. Zauważmy, że dla ^4 = B = 0 wyjście U48 zawsze będzie w stanie wysokim. Dokładnie na odwrót jest z bramką U4A - na jej wyjściu powinno być logiczne zero. Ostatecznie wynika stąd, że musimy sprawdzić sygnały na wejściach U4A (punkt P12), które powinny być w danej sytuacji jedynkami. Okazuje się jednak, że mamy tam stan: 0 1. Przekonajmy się jeszcze, że na wejście U1E doprowadzana jest poprawna wartość sygnału A (punkt P13). Teraz już możemy wyciągnąć wniosek, że albo niesprawna jest negacja U1E, albo złe jest połączenie pomiędzy U1E a U4A. Jak widać z rys. 2.9, prawdziwy okazał się ten drugi wariant.