GAL 16V8 http://paweluss107.w.interia.pl/gal16v8op.html
Uwaga: to tylko ramka - idz
do strony głównej
GAL 16V8 - Generic Array Logic, Układ PLD o
reprogramowalnej strukturze logicznej.
Cechy układu
OPIS FUNKCJONALNY UKA
ADU
możliwe konfiguracje I/O
KOMÓRKA OCHRONY DANYCH (Security Cell)
ELECTRONIC SIGNATURE (elektroniczny podpis)
PROGRAMOWANIE UKA
ADÓW GAL
GAL 16v8
Jest wykonany w technologii CMOS i zawiera elektrycznie reprogramowalne komórki pamięci
typu E2CMOS.
� 20 pinowy układ składa się z :
1. matrycy połączeń logicznych AND ARRAY;
2. z 8 programowalnych Logicznych wyjściowych makrokomórek OLMC;
3. 8 trójstanowych buforów konfigurowanych przez użytkownika;
4. układ ochrony odczytu danych.
Dodatkowo układ może być emulatorem wszystkich podstawowych 20 pinowych układów PAL
(ich architektury).
Programowanie GAL i jest możliwe z użyciem hardware u i software u dostarczonego między innymi
przez producenta. Istnieją odpowiednie języki programowania: ABEL, CUPL, LOG/IC oraz biblioteki
ORCad a. (jeśli ktoś takowe posiada to będę wdzięczny za przesłanie mi ich).
Producent gwarantuje minimum 100 erase/write (kasowanie/zapis) cykli. Unikatowe obwody
testujące i reprogramowalne komórki pozwalają na testy funkcjonalne podczas realizacji
projektowanych układów. NSC gwarantuje 100% wydajności programowania i funkcjonowania
układów. Dodatkowo elektroniczna sygnatura umożliwia identyfikację układu, nadanie mu ID device.
Wbudowany wewnątrz układ ochronny danych umożliwia blokadę odczytu danych wprowadzonych do
GAL u. Dzięki temu można uniknąć i zabezpieczyć swój projekt przed piractwem.
Cechy układu:
1. technologia elektrycznie kasowalno - programowalnych komórek:
a) rekonfiguracja struktury logicznej;
b) reprogramowanie komórek;
c) gwarancja 100% wydajności;
2. wysokiej jakości technologia E2CMOS:
a) niski pobór mocy: 45 mA/ 90 mA max w stanie aktywnym;
b) duża prędkość: 20 ns - 35 ns max akcja;
3. osiem wyjść logicznych makrokomórek:
a) maksymalna elastyczność podczas programowania struktury logicznej;
b) również emulacja 20 pinowych urządzeń PAL z pełną kompatybilnością
function/fuse , map/parametric;
4. automatyczne ładowanie konfiguracji po włączeniu zasilania do wszystkich
rejestrów -100% funkcjonalności testowania;
5. pełne zaopatrzenie przez National PLANTH urządzeń i oprogramowania;
6. wysokiej jakości i szybkości algorytmy programowania;
7. komórka ochrony danych zabezpieczająca przed kopiowaniem logiki.
OPIS FUNKCJONALNY UKA
ADU
Matryca połączeń logicznych składa się z programowalnych AND array z ustalonymi
połączeniami do bramek typu OR. Pole logicznych połączeń jest zorganizowane jako 16
komplementarnych linii wejściowych krzyżujących się z 64 liniami typu product term z
programowalnymi komórkami typu E2PROM przy każdej sekcji (2048 komórek).
Każda komórka powinna zapewnić połączenie pomiędzy linią wejściową (sygnał normalny lub
zanegowany) i końcówką wytwarzającą funkcje sygnału. Lina pionowa jest w stanie logicznym true
jeżeli wszystkie linie podłączane do niej są w wysokim stanie. 64 linii product term jest
zorganizowanych w osiem grup wyjściowych z ośmioma końcówkami (liniami) każda. Siedem z ośmiu
product terms w każdej grupie wyjściowej wchodzi do bramki OR, jedna służy do sterowania kontrolą
urządzenia TRI-STATEoutput.
1 of 3 2012-05-23 22:07
GAL 16V8 http://paweluss107.w.interia.pl/gal16v8op.html
Jak widać na rysunku całkowita liczba wyjść może wynosić osiem. Każda z logicznych funkcji
AND/OR jest dostarczana do układu OLMC (output logic macrocell). Osiem OLMC kontroluje przepływ
informacji z wejść i wyjść pomiędzy logic array a pinami I/O urządzenia.
Każde wyjście będące pod kontrolą OLMC musi mieć określony typ:
1. rejestrowy (registered);
2. kombinacyjny (combinational = non-registered).
W konfiguracji rejestrowej, logiczna funkcja wyjściowa przechodzi przez przerzutnik typu D,
wyzwalany przez narastające zbocze sygnału na wejściu zegarowym (clock input). Dodatkowo,
polaryzacja pinu wyjściowego powinna być typu active-low lub active-high. Opcje układu OLMC są
wybierane poprzez użycie ustawienia komórek kontrolnych programowalnej architektury. Te komórki
są normalnie konfigurowane automatycznie przez software lub hardware używane do programowania
ukł. GAL.
� Wszystkie możliwe konfiguracje I/O są klasyfikowane na trzy podstawowe tryby:
1. tryb Small - PAL ;
2. tryb Registered - PAL ;
3. tryb Medium - PAL .
Te tryby współgrają z architekturą rodziny PAL, którą układ GAL może emulować. Tryby określają
możliwe konkretne konfiguracje OLMC, które mogą być wybrane dla urządzenia:
--> OUTPUT reprezentuje zawsze aktywne wyjście kombinacyjne w trybie Small -
PAL .
--> REGISTERED jest wyjściem rejestrowym w trybie Registered - PAL .
--> I/O jest kombinacyjnym dwukierunkowym I/O możliwym w Registered - PAL
i Medium - PAL .
--> TRI-STATE jest trójstanowym kombinacyjnym wyjściem funkcyjnym
pojawiającym się na pinach 12 i 19 w Medium - PAL .
--> INPUT jest dedykowanym wejściem.
--> W Small - PAL i Medium - PAL piny 1 i 11 są zawsze wejściem.
-->W trybie Registered - PAL jednakże pin 1 staje się wejściem zegara, sterującym wszystkimi
rejestrami OLMC, a pin 11 staje się wejściem sygnału (output enable- ), sterujący trójstanowymi
wyjściami wszystkich OLMC.
--> W trybach Small - PAL i Registered - PAL piny od 12 do 19 mogą być indywidualnie ustawiane
w dwóch trybach przedstawionych w tabeli.
Wszystkie rejestry w GAL są resetowane do niskiego stanu po włączeniu zasilania.
KOMÓRKA OCHRONY DANYCH (Security Cell).
Jest (dostarczona) wbudowana do wszystkich układów GAL16V8 do ochrony danych konfigurujących
architekturę przed niepożądanym ich odczytem. Raz zapisana komórka, uniemożliwia odczyt danych,
przyszłe programowanie lub weryfikację. Security Cell może być skasowane podczas cyklu kasowania
całego układu, czyli oryginalna konfiguracja nigdy nie będzie odczytana przez pirata.
ELECTRONIC SIGNATURE (elektroniczny podpis).
Każdy GAL posiada słowo electronic signature składające się z 64 bitów w reprogramowalnej
pamięci. ES może być programowane dla zachowania informacji identyfikacyjnej, którą życzy sobie
zawrzeć użytkownik.
� Zazwyczaj użytkownicy zapisują w niej:
1. tytuł projektu;
2. numer wersji;
3. data;
4. nazwisko i informacje o programującym.
Dane zachowane w słowie ES nie wpływają na funkcjonowanie układu. Informacja jest normalnie
czytana podczas normalnych procedur weryfikacyjnych, podczas używania sprzętu programującego.
Informację tę można wydobywać niezależnie od stanu Security Cell.
HURTOWE KASOWANIE (Bulk Erase).
2 of 3 2012-05-23 22:07
GAL 16V8 http://paweluss107.w.interia.pl/gal16v8op.html
Sprzęt programujący automatycznie wybiera bulk erase podczas każdej operacji programowania.
Bulk Erase czyści logic array, architekturę komórek, security cell i informację w ES. Układ GAL wraca
do stanu początkowego (pierwotnego).
TESTOWANIE PODCZAS PRODUKCJI.
Ponieważ E2CMOS technologia została zastosowana, urządzenia GAL mogą być reprogramowane w
milisekundach. Pozwala to kompletnie przetestować układ. Sprawdzić pod względem funkcjonalnym,
parametrów AC i DC.
REGISTER PRELOAD (rejestr wstępny)
Służy on do testowania końcówek, bity przechodzą szeregowo przez wszystkie OLMC. Wchodzą bity
wejściem SDIN na dodatnie zbocze zegara, a na wyjściu SDOUT wychodzą dane.
PROGRAMOWANIE UKA
ADÓW GAL
Języki programowania operują na zależnościach algebry Boolean. Po kompilacji jest plik w
formacie standardu JEDEC. Plik zawiera informacje bitowe dotyczące pola logic array i oddzielne,
dotyczące architektury komórek OLMC.
� Każdy układ GAL posiada dwie globalne komórki architektury:
SYN ; 0 - wyjścia rejestrowe; 1 - układ kombinacyjny
AC0 ; 0 - Small - PAL ; 1 - Medium/Registered - PAL
sterujące wszystkimi OMLC.
Natomiast komórki AC1 i XOR znajdują się w każdym OLMC.
� Funkcja AC1 zależy od ustawienia AC0:
==> W trybie Small - PAL AC1=0 - output, AC1=1 - input ;
==> W trybie Registered - PAL AC1=0 - registered, AC1=1 - combinational ;
==> W trybie Medium - PAL musi być ustawiony na AC1=1.
� Niezależnie bit XOR w każdym OLMC ustawia polaryzację wyjścia:
==> XOR=0 - active-low ;
==> XOR=1 - active-high .
Każda komórka sterująca posiada swój adres, jak jest to na Logic Diagram.
3 of 3 2012-05-23 22:07