PODSTAWY TECHNIKI MIKROPROCESOROWEJ
Grupy uk adów scalonych LSI
Standardy  rodziny uk adów mikroprocesorowych
oraz pami ci
Uk ady specjalizowane ASIC (produkowane na
zamówienie)
z pe nym cyklem projektowania (full-custom)
z ograniczonym cyklem projektowania (semi-custom)
komórki standardowe (standard cells)
matryca bramek
programowane przez u ytkownika
programowalne uk ady logiczne (PLD)
programowalne matryce bramek (FPGA)
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
UK ADY PAL, GAL, EPLD
Wspó na cecha  matryca AND-OR (OR  nieprogramowalna)
PAL
EPLD GAL PALCE PEEL
(Lettice) (AMD) (International
CMOS
Technology)
UVCMOS EECMOS
Klasyfikacja uk adów z matrycami typu PAL
Ró nice  technologia wykonania, sposób programowania
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
STRUKTURY PAL
1 2 3 4 . .
0
1
S
2
3
I/O
4
5
B
6
7
I
Struktura PAL (schemat)
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
STRUKTURY PAL
programowalne linie iloczynu na sta e do czone
do bramek OR
linie pionowe : wej cia ( X , X ) ; sprz enia zwrotne (O,O)
linie poziome : iloczyny
programowanie iloczynu :przerwanie po czenia pomi dzy
lini wej ciow ( X , X ) a lin iloczynu
(wej cie AND=0 lub 1 lub X lub X )
mo liwo sprz e zwrotnych /element 3-stanowy  B /,
s u y m.in. zwi kszeniu liczby wej do bramek OR.
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
Uk ady cyfrowe PLD mo emy podzieli ze wzgl du na technologi :
" PAL - Programmable Array Logic (TTL);
" GAL - Generic Array Logic (E2CMOS);
" PAL 10 - 10 kH ECL PAL;
" PAL 100 - 100 kH ECL PAL;
" PL - Factory Programmed PAL;
Uk ady PAL - po czenia zaprogramowane s na sztywno, nie
mo na ich ju zmienia , informacja o po czeniu
znajduje si w pami ci typu TTL PROM.
Uk ady GAL - pami po cze jest typu E2CMOS, umo liwia to
wielokrotn zmian konfiguracji po cze
wewn trz uk adu (100)
Uk ady PAL xx ECL - s to uk ady PAL o wysokiej szybko ci
zawieraj ce ECL I/Os wykonane w technice
zwanej OX/SS. Jest to pe ny proces implementacji
diod Schottkiego.
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
I I
P P
Unprogrammed Programmed
Lateral Fuse Circuit
P P
E-B
B-C
I
I Programmed
Unprogrammed
(a) Equivalent Circuits
Al Al
N+ E N+ E
P+ B P+ B
OXIDE OXIDE
N+ C N+ C
N+ SURFED LAYER N+ SURFED LAYER
P SUBSTRATE P SUBST RATE
Unprogrammed Programmed
(b) Crossection
Vertical Fuse Circuit
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
STRUKTURY PAL
TCA
A
T1
EX-OR
B
EX-OR
T16
TCB
Modu PAL typu S (Sharing)
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
STRUKTURY PAL
PAL typu S (Sharing) cz ciowa eliminacja ograniczonej
liczby iloczynów - zgrupowanie linii iloczynów nale cych
do 2 bramek OR (elastyczno )
Cechy podstawowych rozwi za uk adów PAL
wspólny takt dla wszystkich przerzutników
brak mo liwo ci wst pnego zerowania i ustawiania
przerzutników
brak mo liwo ci indywidualnego sterowania trójstanowym
buforem wyj ciowym na wyj ciach rejestrowych
brak mo liwo ci wykorzystania nie u ywanych wyj jako
wej
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
STRUKTURA GAL BUDOWA MAKROKOMÓRKI
OE
TO
clk
ADJACENT
STAGE
TS
MUX
Vcc
O
I/O (n)
MUX
PT D Q
MUX
Q
FROM
AND
F
ARRAY
MUX
XOR(n)
FEED
FROM
BACK
ADJACENT
clk
OE
STAGE
OUTPUT (m)
Schemat logiczny makrokomórki OLMC
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
STRUKTURA GAL BUDOWA MAKROKOMÓRKI
OLMC Logic Diagram
From Adjacent
OLMC OLMC/PIN
AC1n
C
AC0
Vcc
00
8n+0
01
10
0
11
1
8n+1
8n+2
8n+3
AC0+/AC1n
8n+4
0
8n+5
PIN
1
8n+6 D Q
I/On
8n+7
XORn
/Q
10
0X
11
AC0 pin 13-18
/SYN pin 12,19
AC1n
1 0
AC1n
/G
KATEDRA ELEKTRONIKI
AND
ARRAY
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
Programowanie makrokomórki w trybach:
rejestrowym (wyj cie rejestrowe lub kombinacyjne
z programowaln polaryzacj )
z o onym (wyj cia kombinacyjne)
prostym (dedykowane wej cie, dedykowane wyj cie,
wyj cie ze sprz eniem zwrotnym)
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
Input Line Numbers
Product Line First Number
1 Vcc 20
0 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
00
OLMC C, I 1 20 Vcc
32
64
96
XOR=2048
128
19
160
192 AC1=2120
8
224
PTD=2128
2 -2135
I 2 OLMC 19 I/O
256
OLMC
288
320
352 XOR=2049
384
18
416 8
AC1=2121
448
480
PTD=2136
3 -2143
I 3 OLMC 18 I/O
512
OLMC
544
576
608 XOR=2050
640 8
17
672
AC1=2122
704
736
PTD=2144
I 4
4 -2151 OLMC 17 I/O
768
OLMC
800
832
864 XOR=2051 8
896
16
928
AC1=2123
960
992
PTD=2152
I 5 OLMC 16 I/O
-2159
5
1024
OLMC
1056 AND
1088
8
1120
XOR=2052
1152 ARRAY
15
1184
AC1=2124
1216
1248
PTD=2160
I 6 OLMC 15 I/O
6 -2167
1280
OLMC
1312
8
1344
1376 XOR=2053
1408
14
1440
AC1=2125
1472
1504
PTD=2168 I 7 OLMC 14 I/O
-2175
7
1536
8
1568 OLMC
1600
1632
XOR=2054
1664
13
1696
1728 AC1=2126
I 8 OLMC 13 I/O
1760
PTD=2176
8 -2183
8
1792
OLMC
1824
1856
1888
XOR=2055
1920
12
1952
I 9 OLMC 12 I/O
AC1=2127
1984
2016
PTD=2184
-2191
9
0 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
JEDEC Logic Array Cell Number = Product Line First Cell Number + Input Line Number
GND 10 11 /G, I
11
10 GND
2056 2064 2072 2080 2088 2096 2104 2112 2119
BYTE 0 BYTE 1 BYTE 2 BYTE 3 BYTE 4 BYTE 5 BYTE 6 BYTE 7
User Electronic Signature Word
GAL16V8 Block Diagram- DIP Connections
MSB LSB LSB
MSB
GAL 16V8 Logic Diagram
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
C, I 1 20 Vcc
/CSRAM1 = A15
8
/CSRAM2 = /A15
/OERAM = PSEN � /A15 � /A14 � /A13 � /A12
I 2 OLMC 19 I/O
8
Q = S + /R
I 3 OLMC 18 I/O
S = /A15 � /A14 � /A13 � /A12 � A11 � A10 � A9 � PSEN
8
R = /A15 � /A14 � /A13 � /A12 � A11 � A10 � /A9 � PSEN
A16 = /PSEN � Q
I 4 OLMC 17 I/O
8
S0 = A15 � A14 � A13 � A12 � A11 � /A10 � /A9
I 5 OLMC 16 I/O
/S1 /= A15 � A14 � A13 � A12 � A11 � /A10 � A9
AND
/S2 /= A15 � A14 � A13 � A12 � A11 � A10 � /A9
8
ARRAY
S3 = A15 � A14 � A13 � A12 � A11 � A10 � A9
I 6 OLMC 15 I/O
8
S0: 0F800h
/S1: 0FA00h
I 7 OLMC 14 I/O
/S2: 0FC00h
8
S3: 0FE00h
I 8 OLMC 13 I/O
8
I 9 OLMC 12 I/O
GND 10 11 /G, I
GAL16V8 Block Diagram- DIP Connections
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
MODU Y EPGA
STRUKTURA LCA (Logic Cell Array)
Wiele nie po czonych ze sob bramek logicznych
Na podstawie projektu okre la si sposób po czenia
Zaprogramowanie ka dego bloku i sposób po cze
zapami tane w wewn trznej pami ci
LCA  reprogramowalne elektrycznie
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
MODU Y EPGA
STRUKTURA LCA (Logic Cell Array)
I/O BLOCK
CONFIGURABLE
Idea programowalnej
LOGIC BLOCK
matrycy bramek:
I/O Block  blok we/wy
czy wyprowadzenia
z blokami wewn trznymi
INTERCONNECTED AREA
Configurable Logic Block
 uk ady logiczne i
sekwencyjne
Interconnects - po czenia
Struktura uk adu rodziny LCA 2000
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
STRUKTURA FPGA
OFF
TS
OE
ON
OUT
PIN
IN
D Q
I/O clk
Budowa bloku we/wyjuk adu rodziny LCA
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
STRUKTURA FPGA
X
OUTPUTS
Inputs
G Y
A
COMB.
B
LOGIC
C
D
F
S
D Q
K
R
clk
K
Schemat uniwersalnego bloku logicznego (UCL) uk adu LCA
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
Schemat blokowy bloku CLB  XC
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
12
Quad
8
Single
4
Double
3 Long
2
CLB Linie
mi dzykomórkowych
po cze
bezpo rednich
3
2
12 4 4 6 4 8 4
Linie
mi dzykomórkowych
Quad Long Long Double Single
po cze
Linie Linie
globalnego globalnego bezpo rednich
sygna u sygna u
zegarowego zegarowego
Otoczenie komunikacyjne modu ów CLB
KATEDRA ELEKTRONIKI
Przeniesienia
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
Szkic architektury uk adów SPARTAN
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
2
4 4
Single
WED
IOB
12
Quad
WED
8
Single
4
Double
TRAKT PO CZENIOWY
Long
3
Linie
2
po .bezp.
WED
IOB
4 8 4 4 8
Double Long
Linie
Linie Octal
po czeniow e
globalnego
Linie
pomi dzyblokami
sygna u
po cze
WED
zegarow ego
bezpo rednich
Trakt komunikacyjny typu VERSARING
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
Budowa bloku CLB - SPARTAN
KATEDRA ELEKTRONIKI
PODSTAWY TECHNIKI MIKROPROCESOROWEJ
Prayk ad realizacji bufora magistrali danych
z wyj ciem trójstanowym
KATEDRA ELEKTRONIKI