Microsoft PowerPoint - 8_Przerwania_2015-www [tryb zgodności]

Podstawy techniki

mikroprocesorowej

ETEW006

Przerwania

Andrzej Stępień

Katedra Metrologii Elektronicznej i Fotonicznej

Żądanie obsługi ─

eakcja procesora

(Polling versus Interrupts)

Programowa reakcja procesora

- wykonywanie stałych p

tli

testuj

cych, cyklicznych procedur testuj

cych (

Polling

znaczne obci

ąż

enie procesora, spadek efektywnego wykorzystania

czasu pracy procesora

brak natychmiastowej reakcji procesora wskutek zdeterminowanej
przez program kolejno

ci wykonywanych procedur testuj

cych

Sprz

towa reakcja procesora

- wykorzystanie systemu przerwa

(

Interrupt

brak obci

ąż

enia procesora je

li brak

żą

dania obsługi przerwania

(Interrupt Request)

natychmiastowa reakcja procesora po spełnieniu pewnych
warunków, dodatkowych warunków; rozpocz

cie wykonywania

procedury obsługi przerwania (podobie

stwo do wywołania

podprogramu)

Obsługa przerwań

obsługa przerwa

(interrupt handler), procedury obsługi przerwa

(Interrupt Service Routine) jest podprogramem wywoływanym lub
przyj

tym

żą

daniem pochodz

cym od:

─

systemu operacyjnego (operating system software interrupt)

─

układów peryferyjnych mikrokontrolera (device driver interrupt)

─

obiektów (sygnałów) zewn

trznych (external interrupt)

obsługa przerwa

posiada wiele funkcji, które ró

w zale

od przyczyny (

ródła) przerwania i szybko

ci, przy której obsługa

przerwa

czy swoje zadanie

Przerwanie

(Interrupt)

[1#2]

→

doko

czenie wykonywanej przez procesor instrukcji (przerwanie

zło

onej instrukcji

(load-multiple or store-multiple)

w Cortex-M)

→

zawieszenie (przerwanie) wykonywanego programu, najcz

ęś

ciej po

spełnieniu dodatkowych warunków, zapami

tanie wszystkich danych

niezb

dnych do kontynuowania zawieszonego programu

→

wykonanie podprogramu (Interrupt Service Routine) obsługi
zdarzenia (sygnału)

żą

daj

cego (wymagaj

cego) obsługi

←

kontynuacja zawieszonego programu

program

ISR

żą

danie przerwania

zachowanie

stanu procesora

odtworzenie

stanu procesora

jednopoziomowa

obsługa

przerwa

Przerwanie

(Interrupt)

[2#2]

program

ISR

żą

danie przerwania

zachowanie

stanu procesora

odtworzenie

stanu procesora

Stan procesora

rejestry robocze (R0, R1, … )

rejestr statusowy (PSW, ... )

licznik rozkazów (PC zawiera adres instrukcji, która byłaby wykonana,
gdyby nie wyst

piło przerwanie; problem przetwarzania potokowego)

inne rejestry wa

ne dla wykonywanego programu

jednopoziomowa

obsługa

przerwa

USB
Przerwaniowy transfer danych

(Polling)

stosowany przy transmisji danych do/z urz

dze

współpracuj

cych z

człowiekiem (human-perceptible)

nadawanie/odbiór danych do/z urz

dze

wymagaj

cych periodycznej

obsługi

gwarancja minimalnego czasu mi

dzy transmisjami, np. 1 ms w trybie

szybkim (Full Speed transmission)

w przypadku bł

dów transmisji, powtórzona transmisja w nast

pnym

wyznaczonym okresie

Typy przerwań

sprz

towe zerowanie procesora

(

Hardware Reset

) – rozpocz

cie

wykonywania procedury bez warunków wst

pnych (

zawsze

), zmiana

warto

ci niektórych rejestrów

przerwanie

sprz

towe

niemaskowalne

(

on -

askable

nterrupt)

rozpocz

cie wykonywania obsługi przerwania bez warunków wst

pnych

(

zawsze

)

przerwanie

sprz

towe

maskowalne

(

askable

nterrupt)

rozpocz

cie wykonywania procedury obsługi przerwania zale

nie od

spełnienia okre

lonych

warunków wst

pnych

; programowe blokowanie /

odblokowanie obsługi przerwa

(Enable / Disable Interrupt)

przerwanie programowe

(

oft

are

nterrupt)

programowe wywołanie obsługi przerwania

operacja pułapki

(

Trap

), rodzaj wyj

tku

inicjowana pojawieniem si

bł

du, np. próba dzielenia przez zero

przerwanie fałszywe

(

spurious

, pozorne, nieprawdziwe, fałszywe, bł

dne,

nieoczekiwane) efekt zakłóce

lub bł

dów konstrukcyjnych

Typy przerwań
Zerowanie procesora

(Hardware Reset)

sprz

towe zerowanie procesora

(

Hardware Reset

) – rozpocz

cie

wykonywania procedury bez warunków wst

pnych (

zawsze

), zmiana

warto

ci niektórych rejestrów

przerwanie sprz

towe niemaskowalne (Non - Maskable Interrupt) rozpocz

cie

wykonywania obsługi przerwania bez warunków wst

pnych (zawsze)

przerwanie sprz

towe maskowalne (Maskable Interrupt)

rozpocz

cie wykonywania procedury obsługi przerwania zale

nie od spełnienia

okre

lonych warunków wst

pnych; programowe blokowanie / odblokowanie obsługi

przerwa

(Enable / Disable Interrupt)

przerwanie programowe (SoftWare Interrupt)
programowe wywołanie obsługi przerwania

operacja pułapki (Trap), rodzaj wyj

tku

inicjowana pojawieniem si

bł

du, np. próba dzielenia przez zero

przerwanie fałszywe (spurious, pozorne, nieprawdziwe, fałszywe, bł

dne,

nieoczekiwane) efekt zakłóce

lub bł

dów konstrukcyjnych

zerowanie / ustawienie licznika rozkazów

blokada przerwa

maskowalnych

zerowanie / ustawienie rejestrów specjalnych mikrokontrolera

wył

czenie trybu u

ytkownika (przy ró

nych trybach pracy)

Typy przerwań
Niemaskowalne

(Non-Maskable Interrupt)

sprz

towe zerowanie procesora (Hardware Reset) – rozpocz

cie wykonywania

procedury bez warunków wst

pnych (zawsze), zmiana warto

ci niektórych rejestrów

przerwanie

sprz

towe

niemaskowalne

(

on -

askable

nterrupt)

rozpocz

cie wykonywania obsługi przerwania bez warunków wst

pnych

(

zawsze

)

przerwanie sprz

towe maskowalne (Maskable Interrupt)

rozpocz

cie wykonywania procedury obsługi przerwania zale

nie od spełnienia

okre

lonych warunków wst

pnych; programowe blokowanie / odblokowanie obsługi

przerwa

(Enable / Disable Interrupt)

przerwanie programowe (SoftWare Interrupt)
programowe wywołanie obsługi przerwania

operacja pułapki (Trap)
inicjowana pojawieniem si

bł

du, np. próba dzielenia przez zero

przerwanie fałszywe (spurious, pozorne, nieprawdziwe, fałszywe, bł

dne)

efekt zakłóce

lub bł

dów konstrukcyjnych

stosowane przy raportowaniu krytycznych bł

dów (np. bł

dy działania

chipsetów, bł

dne działanie pami

ci systemu, bł

dy magistral),

debugowaniu (obsługa przerwania w specjalnym trybie monitora w celu
diagnozy systemu), profilowania kodu (software profiling) pod k

tem

optymalizacji cz

ęś

ci programu (zwi

kszenie szybko

ci wykonywania kodu,

zmniejszenie zapotrzebowania na pami

ęć

, cz

sto

ci wywołania funkcji oraz

czasów ich wykonania) itp.

w mikrokontrolerach do sygnalizacji spadku napi

cia zasilaj

cego (power

down detection, drop of voltage, ..), bł

dnego działania generatora

taktuj

cego, problemów z pami

przerwanie, którego procesor nie mo

e zignorowa

(zamaskowa

)

o najwy

szym priorytecie, nie s

zagnie

one

Typy przerwań
Maskowalne

(Maskable Interrupt)

sprz

towe zerowanie procesora (Hardware Reset) – rozpocz

cie wykonywania

procedury bez warunków wst

pnych (zawsze), zmiana warto

ci niektórych rejestrów

przerwanie sprz

towe niemaskowalne (Non - Maskable Interrupt) rozpocz

cie

wykonywania obsługi przerwania bez warunków wst

pnych (zawsze)

przerwanie

sprz

towe

maskowalne

(

askable

nterrupt)

rozpocz

cie wykonywania procedury obsługi przerwania zale

nie od

spełnienia okre

lonych

warunków wst

pnych

; programowe blokowanie /

odblokowanie obsługi przerwa

(Enable / Disable Interrupt)

przerwanie programowe (SoftWare Interrupt)
programowe wywołanie obsługi przerwania

operacja pułapki (Trap)
inicjowana pojawieniem si

bł

du, np. próba dzielenia przez zero

przerwanie fałszywe (spurious, pozorne, nieprawdziwe, fałszywe, bł

dne) ,

nieoczekiwane efekt zakłóce

lub bł

dów konstrukcyjnych

przewa

nie blokowane/odblokowywane (enable/disable) przez:

─

jeden ogólny (globalny) znacznik dla wszystkich przerwa

─

indywidualne znaczniki dla ka

dego

ródła przerwania

żą

danie przerwania mo

e by

pami

tane w czasie jego

zablokowania

przerwanie przyj

te (obsługiwane) po spełnieniu pewnych

(dodatkowych) warunków (zamaskowane)

Typy przerwań
Programowe

(SWI)

sprz

towe zerowanie procesora (Hardware Reset) – rozpocz

cie wykonywania

procedury bez warunków wst

pnych (zawsze), zmiana warto

ci niektórych rejestrów

przerwanie sprz

towe niemaskowalne (Non - Maskable Interrupt) rozpocz

cie

wykonywania obsługi przerwania bez warunków wst

pnych (zawsze)

przerwanie sprz

towe maskowalne (Maskable Interrupt)

rozpocz

cie wykonywania procedury obsługi przerwania zale

nie od spełnienia

okre

lonych warunków wst

pnych; programowe blokowanie / odblokowanie obsługi

przerwa

(Enable / Disable Interrupt)

przerwanie programowe

(

oft

are

nterrupt)

programowe wywołanie obsługi przerwania

operacja pułapki (Trap)
inicjowana pojawieniem si

bł

du, np. próba dzielenia przez zero

przerwanie fałszywe (spurious, pozorne, nieprawdziwe, fałszywe, bł

dne,

nieoczekiwane) efekt zakłóce

lub bł

dów konstrukcyjnych

wywoływane z kodu programu

wykorzystywane do komunikacji z j

drem systemu operacyjnego

(firmware, BIOS, DOS, Windows, UNIX, Linux, Android, ..),
wywołania funkcji systemowych (np. wy

wietlanie znaków, wysłanie

znaków ł

czem szergowym, drukowanie, odczyt kodu naci

tego

klawisza, obsługi pami

ci masowej, ..)

najcz

ęś

ciej parametry wywoływanych funkcji s

przenoszone przez

rejestry ustawiane przez program wywołuj

Wybrane SWI w x86

Typ przerwania

00h

Dzielenie przez zero

19h

Gor

cy restart systemu

01h

Praca krokowa

1Ah

Obsługa drukarki

02h

Przerwanie niemaskowalne

1Bh

CTRL + BREAK

03h

Pułapka (Breakpoint)

1Ch

Przerwanie zegarowe u

ytkownika

04h

Nadmiar

1Dh

Tabela trybów wy

wietlania

05h

Wydruk zawarto

ci ekranu

1Fh

Tablica wzorców znaków

08h

Przerwanie zegara (RTC)

20h

Zako

czenie programu

09h

Przerwanie klawiatury

21h

Funkcje MS-DOS

0Eh

Przerwanie kontrolera dysków

22h

Zako

czenie programu

10h

Obsługa monitora

23h

CTRL + C (CTRL + BREAK)

11h

Konfiguracja komputera

24h

Bł

d krytyczny urz

dzenia

12h

Rozmiar pami

25h

Czytanie sektora dyskowego

13h

Obsługa dysków

26h

Pisanie sektora dyskowego

14h

Obsługa zł

cza szeregowego

................................................................

15h

Dodatkowe funkcje AT

2Fh

Obsługa równoczesnych procesów

16h

Obsługa klawiatury

33h

Obsługa myszy

17h

Obsługa drukarki

41h

Tablica parametrów

18h

Uruchomienie BASIC-a z ROM

46h

dysku twardego 0/1

Typy przerwań
Trap

sprz

towe zerowanie procesora (Hardware Reset) – rozpocz

cie wykonywania

procedury bez warunków wst

pnych (zawsze), zmiana warto

ci niektórych rejestrów

przerwanie sprz

towe niemaskowalne (Non - Maskable Interrupt) rozpocz

cie

wykonywania obsługi przerwania bez warunków wst

pnych (zawsze)

przerwanie sprz

towe maskowalne (Maskable Interrupt)

rozpocz

cie wykonywania procedury obsługi przerwania zale

nie od spełnienia

okre

lonych warunków wst

pnych; programowe blokowanie / odblokowanie obsługi

przerwa

(Enable / Disable Interrupt)

przerwanie programowe (SoftWare Interrupt)
programowe wywołanie obsługi przerwania

operacja pułapki

(

Trap

), rodzaj wyj

tku

inicjowana pojawieniem si

bł

du, np. próba dzielenia przez zero

przerwanie fałszywe (spurious, pozorne, nieprawdziwe, fałszywe, bł

dne,

nieoczekiwane) efekt zakłóce

lub bł

dów konstrukcyjnych

wyj

tek (exception, np. systemie Linux) spowodowany np.

przez dzielenie przez zero lub nieprawidłowy dost

p do pami

sposób wywołania procedury j

dra (wywołanie systemowe) ze

wzgl

du na wy

szy priorytet ni

kod u

ytkownika

Typy przerwań
Spurious

sprz

towe zerowanie procesora (Hardware Reset) – rozpocz

cie wykonywania

procedury bez warunków wst

pnych (zawsze), zmiana warto

ci niektórych rejestrów

przerwanie sprz

towe niemaskowalne (Non - Maskable Interrupt) rozpocz

cie

wykonywania obsługi przerwania bez warunków wst

pnych (zawsze)

przerwanie sprz

towe maskowalne (Maskable Interrupt)

rozpocz

cie wykonywania procedury obsługi przerwania zale

nie od spełnienia

okre

lonych warunków wst

pnych; programowe blokowanie / odblokowanie obsługi

przerwa

(Enable / Disable Interrupt)

przerwanie programowe (SoftWare Interrupt)
programowe wywołanie obsługi przerwania

operacja pułapki (Trap), rodzaj wyj

tku

inicjowana pojawieniem si

bł

du, np. próba dzielenia przez zero

przerwanie fałszywe

(

spurious

, pozorne, nieprawdziwe, fałszywe, bł

dne,

nieoczekiwane) – efekt zakłóce

lub bł

dów konstrukcyjnych

ARM7 wynik braku wła

ciwej synchronizacji kontrolera przerwa

(VIC)

z rdzeniem procesora

(core) – asynchronicznej obsługi przerwa

;

równie

efekt przetwarzania potokowego

w procesorach

LPC2000

kontroler przerwa

(VIC) generuje przerwanie dla rdzenia (core)

rdze

(core) zapami

tuje stan

żą

dania przerwania

trwa przetwarzanie potokowe, zwykle kilka cykli maszynowych

rdze

(core) pobiera adres procedury obsługi oczekuj

cego przerwania

li znika przerwanie w trakcie przetwarzania (krok 3), generowane jest

nieistniej

ce przerwanie

UM10120.LPC2131/2/4/6/8 User manual.

NXP, Rev. 4 — 23 April 2012, p.75 - 78

AN10414. Handling of spurious interrupts in the LPC2000.

Application note. NXP, Rev. 01 — 4 January 2006

Identyfikacja urządzenia

Programowa / sprz

towa identyfikacja urz

dzenia / sygnału

zgłaszaj

cego obsług

/przerwanie

badanie

obiegiem

realizowane programowo w procedurach testuj

cych

metoda

ła

cuchowa

– urz

dzenia doł

czone do procesora w kolejno

ci wa

(pierwsze

stwa) obsługi przerwania

– sygnał potwierdzenia przyj

cia przerwania jest bramkowany w

urz

dzeniu zgłaszaj

cym przerwanie, które podaje swój numer

identyfikacyjny szyn

danych

metoda

wektorowa

wygenerowanie adresu podprogramu obsługi przerwania od
urz

dzenia zgłaszaj

cego przerwanie

Adresy procedur obsługi przerwań

Adres pocz

tkowy procedury obsługi przerwania:

−

dostarczany przez urz

dzenie

zewn

trzne, to samo, które wywołało

przerwanie; po akceptacji przerwania przesyłanie szyn

danych

adresu pocz

tku obsługi przerwania

−

tablicy wektorów przerwa

(Cortex-Mx):

w tablicy wył

cznie 4

∗

N bajtów adresów przerwa

(32 bitowa szyna

adresowa); pozycja adresu zale

na od rodzaju przerwania

stałe adresy ustalone przez producenta procesora, np. co 4 lub co 8
bajtów (3, 0Bh, 13h itd.)

PICmicro MID-RANGE MCU FAMILY

Once in the interrupt service routine the source(s) of
the interrupt can be determined by

polling the

interrupt flag bits

. Generally the interrupt flag bit(s)

must be cleared in software before re-enabling the
global interrupt to avoid recursive interrupts.

When an interrupt is responded to, the

Global

Interrupt Enable

bit (GIE) bit is cleared to disable

any further interrupt, the return address is pushed
into the stack and the PC is loaded with 0004h.

GIE

Interrupt to CPU
clear GIE bit
addr = 0004h

PICmicro MID-RANGE MCU FAMILY.

Microchip Technology, December 1997

Cortex-M0

(LPC1114)

Exception & Interrupt

Sources

[1#2]

StartUp_LPC11xx.s

UM10398. LPC111x/LPC11Cxx User manual.

NXP, Rev. 12.3 — 10 June 2014, p.466

address

IRQ number

Exception

number

; Vector Table Mapped to Address 0 at Reset

AREA

RESET, DATA, READONLY

EXPORT

__Vectors

DCD

__initial_sp

;

Top of Stack

0x0000 0000

DCD

Reset_Handler

;

–

Reset Handler

0x0000 0004

DCD

NMI_Handler

;

–14

NMI Handler

0x0000 0008

DCD

HardFault_Handler ;

–13

Hard Fault Handler

0x0000 000C

DCD

MemManage_Handler

;

–12

MPU Fault Handler

0x0000 0010

DCD

;

–11

Reserved

0x0000 0014

DCD

;

–10

Reserved

0x0000 0018

DCD

;

–9

Reserved

0x0000 001C

DCD

;

–8

Reserved

0x0000 0020

DCD

;

–7

Reserved

0x0000 0024

DCD

;

–6

Reserved

0x0000 0028

DCD

SVC_Handler

;

–5

SVCall Handler

0x0000 002C

DCD

DebugMon_Handler

;

–4

Debug Monitor Handler

0x0000 0030

DCD

;

–3

Reserved

0x0000 0034

DCD

PendSV_Handler

;

–2

PendSV Handler

0x0000 0038

DCD

SysTick_Handler

;

–1

SysTick Handler

0x0000 003C

DCD

IRQ_Handler

;

IRQ Handler

0x0000 0040

Cortex-M0

(LPC1114)

Interrupt

Sources

StartUp_LPC11xx.s

www.Keil.com

; External Interrupts

DCD WAKEUP_IRQHandler

; 16+ 0: Wakeup PIO0.0

0x0000 0040

DCD WAKEUP_IRQHandler

; 16+ 1: Wakeup PIO0.1

0x0000 0044

DCD WAKEUP_IRQHandler

; 16+ 2: Wakeup PIO0.2

0x0000 0048

DCD WAKEUP_IRQHandler

; 16+ 3: Wakeup PIO0.3

0x0000 004C

DCD WAKEUP_IRQHandler

; 16+ 4: Wakeup PIO0.4

0x0000 0050

...............................................................................................
DCD WAKEUP_IRQHandler

; 16+12: Wakeup PIO1.0

0x0000 0070

DCD CAN_IRQHandler

; 16+13: CAN

0x0000 0074

DCD SSP1_IRQHandler

; 16+14: SSP1

0x0000 0078

DCD I2C_IRQHandler

; 16+15: I2C

0x0000 007C

DCD TIMER16_0_IRQHandler

; 16+16: 16-bit Counter-Timer 0

0x0000 0080

DCD TIMER16_1_IRQHandler

; 16+17: 16-bit Counter-Timer 1

0x0000 0084

DCD TIMER32_0_IRQHandler

; 16+18: 32-bit Counter-Timer 0

0x0000 0088

DCD TIMER32_1_IRQHandler

; 16+19: 32-bit Counter-Timer 1

0x0000 008C

DCD SSP0_IRQHandler

; 16+20: SSP0

0x0000 0090

DCD UART_IRQHandler

; 16+21: UART

0x0000 0094

DCD USB_IRQHandler

; 16+22: USB IRQ

0x0000 0098

DCD USB_FIQHandler

; 16+24: USB FIQ

0x0000 009C

DCD ADC_IRQHandler

; 16+24: A/D Converter

0x0000 00A0

DCD WDT_IRQHandler

; 16+25: Watchdog Timer

0x0000 00A4

DCD BOD_IRQHandler

; 16+26: Brown Out Detect

0x0000 00A8

DCD FMC_IRQHandler

; 16+27: Flash Memory Ctrl

0x0000 00AC

DCD PIOINT3_IRQHandler

; 16+28: PIO INT3

0x0000 00B0

DCD PIOINT2_IRQHandler

; 16+29: PIO INT2

0x0000 00B4

DCD PIOINT1_IRQHandler

; 16+30: PIO INT1

0x0000 00B8

DCD PIOINT0_IRQHandler

; 16+31: PIO INT0

0x0000 00BC

IRQ number

address

startup_stm32f4xx.s

[1#4]

www.keil.com

Keil Software Assembler Reference

; External Interrupts

DCD

WWDG_IRQHandler

; Window WatchDog

DCD

PVD_IRQHandler

; PVD through EXTI Line detection

DCD

TAMP_STAMP_IRQHandler

; Tamper and TimeStamps through
; the EXTI line

DCD

RTC_WKUP_IRQHandler

; RTC Wakeup through the EXTI line

DCD

FLASH_IRQHandler

; FLASH

DCD

RCC_IRQHandler

; RCC

DCD

EXTI0_IRQHandler

; EXTI Line0

DCD

EXTI1_IRQHandler

; EXTI Line1

DCD

EXTI2_IRQHandler

; EXTI Line2

DCD

EXTI3_IRQHandler

; EXTI Line3

DCD

EXTI4_IRQHandler

; EXTI Line4

DCD

DMA1_Stream0_IRQHandler

; DMA1 Stream 0

DCD

DMA1_Stream1_IRQHandler

; DMA1 Stream 1

DCD

DMA1_Stream2_IRQHandler

; DMA1 Stream 2

DCD

DMA1_Stream3_IRQHandler

; DMA1 Stream 3

DCD

DMA1_Stream4_IRQHandler

; DMA1 Stream 4

DCD

DMA1_Stream5_IRQHandler

; DMA1 Stream 5

DCD

DMA1_Stream6_IRQHandler

; DMA1 Stream 6

DCD

ADC_IRQHandler

; ADC1, ADC2 and ADC3s

DCD

CAN1_TX_IRQHandler

; CAN1 TX

DCD

CAN1_RX0_IRQHandler

; CAN1 RX0

DCD

CAN1_RX1_IRQHandler

; CAN1 RX1

DCD

CAN1_SCE_IRQHandler

; CAN1 SCE

]

startup_stm32f4xx.s

(Cortex-M4F)

[2#4]

www.keil.com

Keil Software Assembler Reference

DCD

EXTI9_5_IRQHandler

; External Line[9:5]s

DCD

TIM1_BRK_TIM9_IRQHandler

; TIM1 Break and TIM9

DCD

TIM1_UP_TIM10_IRQHandler

; TIM1 Update and TIM10

DCD

TIM1_TRG_COM_TIM11_IRQHandler

; TIM1 Trigger and
; Commutation and TIM11

DCD

TIM1_CC_IRQHandler

; TIM1 Capture Compare

DCD

TIM2_IRQHandler

; TIM2

DCD

TIM3_IRQHandler

; TIM3

DCD

TIM4_IRQHandler

; TIM4

DCD

I2C1_EV_IRQHandler

; I2C1 Event

DCD

I2C1_ER_IRQHandler

; I2C1 Error

DCD

I2C2_EV_IRQHandler

; I2C2 Event

DCD

I2C2_ER_IRQHandler

; I2C2 Error

DCD

SPI1_IRQHandler

; SPI1

DCD

SPI2_IRQHandler

; SPI2

DCD

USART1_IRQHandler

; USART1

DCD

USART2_IRQHandler

; USART2

DCD

USART3_IRQHandler

; USART3

DCD

EXTI15_10_IRQHandler

; External Line[15:10]s

DCD

RTC_Alarm_IRQHandler

; RTC Alarm (A and B) through
; EXTI Line

DCD

OTG_FS_WKUP_IRQHandler

; USB OTG FS Wakeup
; through EXTI line

startup_stm32f4xx.s

(Cortex-M4F)

[3#4]

www.keil.com

Keil Software Assembler Reference

DCD

TIM8_BRK_TIM12_IRQHandler

; TIM8 Break and TIM12

DCD

TIM8_UP_TIM13_IRQHandler

; TIM8 Update and TIM13

DCD

TIM8_TRG_COM_TIM14_IRQHandler

; TIM8 Trigger and
; Commutation and TIM14

DCD

TIM8_CC_IRQHandler

; TIM8 Capture Compare

DCD

DMA1_Stream7_IRQHandler

; DMA1 Stream7

DCD

FSMC_IRQHandler

; FSMC

DCD

SDIO_IRQHandler

; SDIO

DCD

TIM5_IRQHandler

; TIM5

DCD

SPI3_IRQHandler

; SPI3

DCD

UART4_IRQHandler

; UART4

DCD

UART5_IRQHandler

; UART5

DCD

TIM6_DAC_IRQHandler

; TIM6 and DAC1&2 underrun errors

DCD

TIM7_IRQHandler

; TIM7

DCD

DMA2_Stream0_IRQHandler

; DMA2 Stream 0

DCD

DMA2_Stream1_IRQHandler

; DMA2 Stream 1

DCD

DMA2_Stream2_IRQHandler

; DMA2 Stream 2

DCD

DMA2_Stream3_IRQHandler

; DMA2 Stream 3

DCD

DMA2_Stream4_IRQHandler

; DMA2 Stream 4

DCD

ETH_IRQHandler

; Ethernet

DCD

ETH_WKUP_IRQHandler

; Ethernet Wakeup through EXTI line

startup_stm32f4xx.s

(Cortex-M4F)

[4#4]

DCD

CAN2_TX_IRQHandler

; CAN2 TX

DCD

CAN2_RX0_IRQHandler

; CAN2 RX0

DCD

CAN2_RX1_IRQHandler

; CAN2 RX1

DCD

CAN2_SCE_IRQHandler

; CAN2 SCE

DCD

OTG_FS_IRQHandler

; USB OTG FS

DCD

DMA2_Stream5_IRQHandler

; DMA2 Stream 5

DCD

DMA2_Stream6_IRQHandler

; DMA2 Stream 6

DCD

DMA2_Stream7_IRQHandler

; DMA2 Stream 7

DCD

USART6_IRQHandler

; USART6

DCD

I2C3_EV_IRQHandler

; I2C3 event

DCD

I2C3_ER_IRQHandler

; I2C3 error

DCD

OTG_HS_EP1_OUT_IRQHandler

; USB OTG HS End Point 1 Out

DCD

OTG_HS_EP1_IN_IRQHandler

; USB OTG HS End Point 1 In

DCD

OTG_HS_WKUP_IRQHandler

; USB OTG HS Wakeup through EXTI

DCD

OTG_HS_IRQHandler

; USB OTG HS

DCD

DCMI_IRQHandler

; DCMI

DCD

CRYP_IRQHandler

; CRYP crypto

DCD

HASH_RNG_IRQHandler

; Hash and Rng

DCD

FPU_IRQHandler

; FPU

__Vectors_End
__Vectors_Size

EQU

__Vectors_End - __Vectors

www.keil.com

Keil Software Assembler Reference

Jednopoziomowa obsługa przerwań

blokowanie przyj

cia nast

pnego przerwania w przypadku, gdy nie jest

zako

czona obsługa poprzedniego przerwania

wykonanie jednej instrukcji z programu głównego przed rozpocz

ciem

obsługi zgłoszonego (czekaj

cego w kolejce) przerwania

żą

danie

przerwania A

program

ISR

żą

danie

przerwania A

żą

danie przerwania B

żą

danie przerwania C

priorytet przerwania

Wielopoziomowa obsługa przerwań
Zagnieżdżenie przerwań

przyporz

dkowanie ró

nych poziomów priorytetów procedurom obsługi

przerwa

, co umo

liwia przerwanie bie

żą

cej procedury przez inn

procedur

o wy

szym priorytecie:

priorytety programowe s

ustalane przez programist

, zwykle od 2 do

16 poziomów priorytetów

priorytety sprz

towe s

ustalane przez producenta procesora

żą

danie

przerwania A

program

ISR

żą

danie

przerwania A

priorytet przerwania

żą

danie przerwania B

żą

danie przerwania C

przerwania zagnie

one

(Nesting of Interrupts )

Cortex-Mx
Switching Processor Mode at Interrupt

J. Yiu: The Definitive Guide to the ARM Cortex-M0.

Elsevier Inc. 2011, Fig. 9.6

J. Yiu: The Definitive Guide to the ARM Cortex-M3.

Second Edition. Elsevier Inc. 2010, p.34

Thread mode

(

privileged

)

Main

program

Interrupt

event

Stacking

Interrupt Service

Routine (ISR)

Interrupt

exit

Unstacking

Handler mode

(

privileged

)

Thread mode

(

privileged

)

Thread mode

(

user

)

Main

program

Stacking

Interrupt Service

Routine (ISR)

Unstacking

Handler mode

(

privileged

)

Thread mode

(

user

)

Interrupt handler

Ust

Interrupt

event

Interrupt

exit

Vector fetch

Cortex-Mx Nested Interrupts

J. Yiu: The Definitive Guide to the ARM Cortex-M3.

Second Edition. Elsevier Inc. 2010, p.151

Exception

status

Interrupt exit

ISR 1

Ust

Thread mode

Main program

Interrupt

request

Interrupt

request (Low priority)

(High priority)

ISR 2

ISR 1

Ust

ISR 2

ISR 1

Main stack

(MSP)

Main stack

(MSP)

Main stack

(MSP)

Handler

mode

Handler

mode

Thread mode

Handler

mode

Process stack

(PSP)

Main stack

(MSP)

Process stack

(PSP)

Unstacking

Stacking

Vector fetch

LR = 0xFFFF FFF9

LR = 0xFFFF FFFD

LR = 0xFFFF FFF1

Procedury obsługi przerwań

(Interrupt Handling / Interrupt Service Routine)

podprogram wywoływany po wykryciu

żą

dania obsługi przerwania

kod programu obsługuj

cy zwykle potrzeby układów peryferyjnych

mikrokontrolera lub wykorzystuj

cy cechy systemu operacyjnego

zachowanie stanu procesora, ochrona (przechowanie stanu –
zwykle na stosie) rejestrów stosowanych w programie obsługi
przerwania je

li brak bankowa rejestrów

pocz

tek procedury w ustalonym adresie (wektorze)

charakterystyczne (typowe dla przerwa

) zako

czenie procedury

Obsługa przerwań

Ochrona

, przechowywanie

stanu rejestrów

procesora po przyj

ciu i

rozpocz

ciu realizacji procedury obsługi przerwania:

przeł

czanie danych

(

data swapping

)

przechowywanie na stosie zawarto

ci rejestrów wykorzystywanych w

obsłudze przerwania

– sprz

towe

bez konieczno

ci wprowadzania dodatkowych instrukcji na

pocz

tku i ko

cu programu obsługi przerwania,

np. MSP430, Cortex-Mx

– programowe

dodatkowe instrukcje na pocz

tku (PUSH) i ko

cu (POP) programu

obsługi przerwania, np. x86

przeł

czanie kontekstowe

(

context switching

)

wykorzystanie dodatkowych zestawów, banków rejestrów, np. ARM7

Przełączanie danych

MSP430 – sprz

towo/programowe:

• PC

przesłane na stos

•

GIE = 0, blokada wszystkich przerwa

(rejestr SR)

•

PC = adres procedury obsługi z tablicy wektorów przerwa

STM8S – sprz

towe:

• PC

CCR

przesłane na stos

•

I1 = I0 = 1, blokada przerwa

programowych

(rejestr CC)

•

PC = adres procedury obsługi z tablicy wektorów przerwa

ARM7 IRQ – sprz

towo/programowe:

•

zmiana trybu pracy na IRQ_mod

(uprzywilejowany)

• PC

przesłane do rejestru R14_irq (Link Register)

•

ochrona rejestru statusowego CPSR_mod

→

SPSR_irq

•

bankowanie rejestru statusowego CPSR_irq

•

I = 1, blokada wszystkich przerwa

IRQ

(rejestr CPSR_irq)

•

PC = adres procedury obsługi z VICVectAddr

Cortex-M3

– sprz

towe (Nested Interrupt Support):

•

zmiana trybu na Handler Mode (uprzywilejowany)

•

PSR

R0–R3

R12

przesłane na stos

•

PC = adres

procedury obsługi z tablicy wektorów przerwa

sprz

towa

liwo

ść

przyjmowania

przerwa

zagnie

onych

Koniec procedury obsługi przerwania

podprogram

obsługi przerwania

musi ko

czy

wła

ciw

instrukcj

, np.:

MCS 51, MSP430: RETI

PIC17Cxx:

RETFIE

68HC7xx :

RTI

STM8S:

IRET

Cortex-M0/M0+:

BX LR (+Unstacking)

aby

odtworzy

stan rejestrów kontrolera priorytetów przerwa

Czas reakcji

(

Response Time

) – czas liczony od momentu przyj

cia zgłoszenia

przerwania do zako

czenia ostatniej wykonywanej instrukcji w przerywanym

programie; czas zale

ny od:

sposobu testowania kolejno

ci zgłoszonych przerwa

sposobu maskowania przerwa

, reakcji systemu operacyjnego itp..

liczby cykli maszynowych potrzebnych do zako

czenia bie

żą

cej,

wykonywanej instrukcji

typu wykonywanych instrukcji, np. programowania kontrolera priorytetów
przerwa

żą

danie przerwania

(Interrupt Request)

program

ISR

reakcja na przerwanie

(Response Time)

rozpocz

cie

wykonywania ISR

Czas opóźnienia

Czas opó

nienia

(

Latency Time

) – czas liczony od momentu zgłoszenia

przerwania do momentu rozpocz

cia wykonywania podprogramu obsługi

przerwania (ISR); czas zale

ny dodatkowo od:

sposobu wywołania podprogramu obsługi przerwania, szybko

przesłania na stos licznika rozkazów PC,

liczby bajtów innych rejestrów przesyłanych na stos przed
rozpocz

ciem podprogramu obsługi przerwania.

żą

danie przerwania

(Interrupt Request)

program

ISR

reakcja na

żą

danie

obsługi przerwania

opó

nienie

(Latency Time)

PUSH PC

CALL ISR

....

rozpocz

cie

wykonywania ISR

przygotowania

Czas opóźnienia i reakcji

żą

danie przerwania

(Interrupt Request)

program

ISR

reakcja procesora

żą

danie procedury

obsługi przerwania

opó

nienie

(Latency Time)

PUSH PC

CALL ISR

....

rozpocz

cie

wykonywania ISR

przygotowanie do

rozpocz

cia ISR

reakcja na przerwanie

(Response Time)

Czas opóźnienia i reakcji

żą

danie przerwania

(Interrupt Request)

program

reakcja procesora na

żą

danie

procedury obsługi przerwania

opó

nienie

(Latency Time)

PUSH PC

CALL ISR

....

rozpocz

cie

wykonywania ISR

przygotowanie do rozpocz

cia ISR

reakcja na przerwanie

(Response Time)

PICmicro MID-RANGE MCU FAMILY. Microchip Technology, December 1997, 33023a.pdf
8.3 Interrupt Latency (p.132)

Interrupt latency

is defined as the time from the

interrupt event

(the interrupt flag bit gets set) to the time that the instruction at
address 0004h

starts execution

(when that interrupt is enabled).

8-bit Microcontrollers. Databook - 1997. Temic Semiconductors, 1997

Response time

... if a request is active and conditions are right for

it to be acknowledged, a hardware subroutine call to the requested
service routine will be the next instruction to be executed
(

polling cycle + long CALL

to interrupt vector address).

ISR

Cortex-M0/M0+
Czas reakcji

Cortex™-M0+. Technical Reference Manual.

ARM DDI 0484C, Revision: r0p1, p.3-10

zastosowanie

zaawansowanych metod obsługi wyj

tków i przerwa

(ARMv6-M Architecture Reference Manual)

minimalizacja opó

nienia w przyjmowaniu przerwania:

–

przerwanie wykonywania zło

onej, wielokrotnej instrukcji

(load-

multiple / store-multiple instruction) i

rozpocz

cie obsługi oczekuj

cego

przerwania

–

po powrocie z obsługi przerwania

, jeszcze raz,

od pocz

tku

rozpocz

cie wykonywania przerwanej instrukcji

sama zasada

dla

32-cyklowych operacji mno

enia

(programowe

operacje mno

enia)

oprogramowanie nie mo

e u

ywa

zło

onych, wielokrotnych instrukcji je

prowadzi to do fałszowania warto

ci zmiennych (niepo

żą

dane skutki uboczne

obsługi przerwa

)

stałe opó

nienie w przyj

ciu przerwania

cykli (Cortex-M0/M0+) ..

cykli (Cortex-M3)

Dobre rady

[1#2]

• ka

de przerwanie

musi by

wiadomie uaktywnione

, globalnie i

indywidualnie

•

żą

danie obsługi przerwania nie jest realizowane natychmiast

; czas

opó

nienia zale

y od wykonywanych w danym momencie instrukcji

• sygnał wywołuj

cy przerwanie

reaguj

ce na

poziom

musi si

zako

czy

przed zako

czeniem procedury obsługi przerwania

- w

przeciwnym razie przerwanie jest ponownie wywoływane

• priorytet

przyjmowanych przerwa

zale

y od:

– konstruktorów mikrokontrolera (struktura ustalona w fazie produkcji)
– programisty (struktura dostosowana do potrzeb aplikacji

• obsługa

przerwa

wielopoziomowych

jest mo

liwa tylko przez

programow

zmian

priorytetów

Dobre rady

[2#2]

• ka

program obsługi

przerwania

musi by

zako

czony

specjaln

instrukcj

• kolejne

żą

danie

obsługi

przerwania

mog

pojawi

zako

czeniu obsługi bie

żą

cego przerwania + czas wykonania jednej,

dodatkowej instrukcji

• wielopoziomowe, hierarchiczne struktury procedur obsługi

przerwa

stosuj

tylko najlepsi lub szale

Cortex-M0/M0+
Kontroler przerwań

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.69

Zagnie

ony wektorowy kontroler przerwa

(NVIC – Nested

Vectored Interrupt Controller) jest

integraln

ęś

rdzenia

(core)

procesorów

ARM Cortex-Mx

Konstrukcja zapewnia

minimalny czas opó

nienia w przyj

ciu

przerwania

(low interrupt latency)

NVIC kontroluje obsług

wyj

tków

(exceptions)

i przerwa

(interrupts)

NVIC posiada

─

32 wektorowe

ródła przerwa

─

4 programowalne priorytety przerwa

─

programowe przerwania

(SWI – software interrupt)

Stany wyjątków / przerwań

Stany wyj

tków / przerwa

nieaktywny

(inactive) – wyj

tek/przerwanie nieaktywne i

nie oczekuj

ce na obsług

oczekiwania

(pending) – wyj

tek/przerwanie oczekuj

ce na obsług

;

żą

danie obsługi generowane programowo lub przez układy

peryferyjne

aktywny

(active) – wyj

tek/przerwanie w trakcie obsługi (nie zako

czone)

Uwaga: obsługa wyj

tku/przerwania mo

e zosta

przerwana przez inny

wyj

tek/przerwanie o wy

szym priorytecie – oba wyj

tki/przerwania

pozostaj

w trybie aktywnym

aktywny i oczekiwania

(active and pending) – wyj

tek/przerwanie

obsługiwane przez procesor i oczekuj

ce na ponown

obsług

(to

samo

ródło wyj

tku/przerwania)

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.69

PM0223. Programming manual STM32L0 Series Cortex

-M0+ programming manual.

STMicroelectronics , DocID025763 Rev 1 , April 2014, p.82

Exception priorities Cortex-M0/M0+

[1#2]

UM10398. LPC111x/LPC11Cxx User manual.

NXP, Rev. 12.3 — 10 June 2014, p.468

address

IRQ number

Exception

number

; Vector Table Mapped to Address 0 at Reset

__Vectors

DCD

__initial_sp

;

Top of Stack

0x0000 0000

DCD

Reset_Handler

;

–

Reset Handler

0x0000 0004

DCD

NMI_Handler

;

–14

NMI Handler

0x0000 0008

DCD

HardFault_Handler ;

–13

Hard Fault Handler

0x0000 000C

........................................................................................................................

DCD

SVC_Handler

;

–5

SVCall Handler

0x0000 002C

DCD

DebugMon_Handler

;

–4

Debug Monitor Handler

0x0000 0030

DCD

;

–3

Reserved

0x0000 0034

DCD

PendSV_Handler

;

–2

PendSV Handler

0x0000 0038

DCD

SysTick_Handler

;

–1

SysTick Handler

0x0000 003C

DCD

IRQ_Handler

;

IRQ Handler

0x0000 0040

All exceptions have an associated priority, with:

lower priority value indicating a higher priority

configurable priorities

for all exceptions

except Reset

HardFault

, and

NMI

If software does not configure any priorities, then all exceptions with a
configurable priority have a priority of 0

Exception
Cortex-M0/M0+

PM0223. Programming manual STM32L0

Series Cortex

-M0+ programming manual.

STMicroelectronics , DocID025763 Rev 1 , April 2014, p.26

numer

typ

priorytet

IRQ

wyj

tku

─

Reset

–3

, najwy

szy

–14

NMI

–2

fixed

–13

HardFault

–1

—

Reserved

—

–5

SVCall

configurable

—

Reserved

—

–2

PendSV

configurable

–1

SysTick

configurable

and

Interrupt

configurable

above

(IRQ)

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.466

Reset

(wywoływany po wł

czeniu

zasilania lub po ’warm reset’)

NMI

(NonMaskable Interrupt –
przerwanie niemaskowalne
generowane programowo lub
przez układy peryferyjne)

HardFault

(bł

d w trakcie standardowej

obsługi wyj

tku lub działania

programu)

SVCall

(supervisor call – po wykonaniu

instrukcji SVC; w

rodowisku

OS, aplikacje mog

korzysta

instrukcjami SVC przy dost

pie

do funkcji j

dra OS i

sterowników urz

dze

)

PendSV

(usługa systemowa; w OS – systemie operacyjnym stosowane w

kontek

cie przeł

czania; priorytet ustawiany jako najni

szy, dzi

ki czemu

przerwanie to nigdy nie wywłaszczy innych obsługiwanych przerwa

)

SysTick

(przerwanie generowane przez SysTick po osi

gni

ciu stanu zera)

Exception priorities Cortex-M0/M0+

[2#2]

PM0223. Programming manual STM32L0 Series Cortex

-M0+ programming manual.

STMicroelectronics , DocID025763 Rev 1 , April 2014, p.27

Exception

IRQ

Exception

Priority

Vector

Activation

number

(1)

number

(1)

type

address

Reset

–3

, the highest 0x0000 0004 Asynchronous

–14

NMI

–2

fixed

0x0000 0008 Asynchronous

–13

HardFault

–1

0x0000 000C Synchronous

4-10

—

Reserved

—

–5

SVCall

configurable

0x0000 002C Synchronous

12-13

—

Reserved

—

–2

PendSV

configurable

0x0000 0038 Asynchronous

–1

SysTick

configurable

0x0000 003C Asynchronous

16 and

and

Interrupt

configurable

0x0000 0040 Asynchronous

above

above

(IRQ)

and above

(2)

(1)

To simplify the software layer, the CMSIS only uses IRQ numbers. It uses
negative values for exceptions other than interrupts (IPSR returns the Exception
number)

(2)

Increasing in steps of 4.

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.466

Exception priorities

(1)

RM0367. Reference manual. Ultra-low-power

STM32L0x3 advanced ARM

-based 32-bit MCUs.

STMicroelectronics, DocID025274 Rev 2, April 2014, p.252

(2)

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.466

Exception

IRQ

Exception

Priority

Description

number

type

—

Reset

(1,2)

–3

, the highest

–14

NMI

(1,2)

–2

fixed

–13

HardFault

(1,2)

–1

All class of fault

–12

MemManage

(1)

settable

Memory management

–11

BusFault

(1)

settable

Pre-fetch fault, memory

access fault

–10

UsageFault

(1)

settable

Undefined instruction or

illegal state

7-10

—

Reserved

—

–5

SVCall

(1,2)

settable

System service call via SWI

instruction

–4

DebugMon

(1)

settable

Debug Monitor

Reserved

—

–2

PendSV

(1,2)

settable

Pendable request for

system service

–1

SysTick

(1,2)

settable

System tick timer

16 and

and

Interrupt

(1,2)

settable

Peripheral interrupts

above

above

(IRQ)

Cortex

–

M0 / Cortex

–

M0+

Program Status Registers

ARMv6-M Architecture Reference Manual.

ARM DDI 0419C, September 2010, B1.4

N Z C V

Reserved

APSR

Reserved

IPSR

Reserved

EPSR

Reserved

0 or

Exception

Number

N Z C V

Reserved

Exception

Number

rogram

tatus

egisters

Res

xPSR

Provide arithmetic and logic processing flags

(zero flag and carry flag),

execution status

, and

current executing interrupt number

pplication

rogram

tatus

egister

nterrupt

rogram

tatus

egister

xecution

rogram

tatus

egister

Cortex-M
Blokowanie wyjątków

Cortex™-M0+. Devices.

ARM DUI 0662B, p.2-7

bit 0

(PRIMASK) w rejestrze maskuj

cym obsług

wyj

tków (PRIority

MASK register)

wył

cza

lub

blokuje uruchomienie wszystkich

wyj

tków z konfigurowalnym priorytetem

operacja

stosowana

li procesor wykonuje

zadania czasowo-

krytyczne

lub

sekwencje kodu wymagaj

ce niepodzielno

Reserved

PRIMASK

Bity

Nazwa

Funkcja

[0]

PRIMASK

0 = odblokowana obsługa wyj

tków

1 = zablokowana obsługa wyj

tków

[31:1]

—

zarezerwowane

PRIMASK

Cortex-M0
Źródła przerwań w LPC11xx

StartUp_LPC11xx.s

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.69

LPC11C12/C14

wake-up pin from

Deep-sleep mode

numer przerwania (Interrupt number)

Cortex-M0
Źródła przerwań w STM32L0x3

]

numer przerwania (Interrupt number)

StartUp_STM32L053xx.s

RM0367. Reference manual. Ultra-low-power

STM32L0x3 advanced ARM

-based 32-bit MCUs.

STMicroelectronics, DocID025274 Rev 2, April 2014, p.253

NVIC
Priorytety

[1#2]

Cortex™-M0 Devices. Generic User Guide.

ARM, DUI 0497A, 8 October 2009, p.4-7

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.508

J. Yiu: The Definitive Guide to the ARM Cortex-M0.

Elsevier Inc. 2011, Fig.8.1

procesor Cortex-M0 posiada 3-poziomow

, sprz

tow

i 4-poziomow

programow

struktur

priorytetów przerwa

do programowania wyj

tków/przerwa

z programowalnymi priorytetami

stosowane s

jedynie dwa najbardziej znacz

ce bity w 8-bitowych rejestrach

(rejestry SHPR3-SHPR2 – System Handler Priority Register dla wyj

tków

oraz IPR0-IPR7 – Interrupt Priority Registers dla przerwa

)

w rejestrach priorytetów bity 5:0 s

zawsze równe warto

ci zerowej

przy odczycie

(brak zmiany warto

ci tych bitów przy zapisie)

dost

pne programowalne priorytety: 0x00

(najwy

szy),

0x40

0x80

0xC0

(najni

szy)

Bit 7 Bit 6

Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

wykorzystywane

nie wykorzystywane

NVIC
Priorytety

[2#2]

Cortex™-M0 Devices. Generic User Guide.

ARM, DUI 0497A, 8 October 2009, p.4-7

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.508

J. Yiu: The Definitive Guide to the ARM Cortex-M0.

Elsevier Inc. 2011, p.143

w procesorze

Cortex-M3

przewidziano

minimum 3 bity do

programowania priorytetów wyj

tków/przerwa

– 8 poziomów

priorytetów

(w procesorach Cortex-M0/M0+ tylko 4 poziomy)

zwi

kszenie liczby dost

pnych bitów zwi

ksza liczb

dost

pnych poziomów

priorytetów wyj

tków/przerwa

zwi

kszenie liczby dost

pnych bitów zwi

ksza pobór energii

w rejestrach priorytetów bity 4:0 s

zawsze równe warto

ci zerowej

przy odczycie

(brak zmiany warto

ci tych bitów przy zapisie)

dost

pne programowalne priorytety: 0x00

(najwy

szy),

0x20

0x40

0x60

0x80

0xA0

0xC0

0xE0

(najni

szy)

Bit 7 Bit 6 Bit 5

Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

wykorzystywane

nie wykorzystywane

void

NVIC_EnableIRQ

(IRQn_Type IRQn)

odblokowanie wyj

tku / przerwania

void

NVIC_DisableIRQ

(IRQn_Type IRQn)

zablokowanie wyj

tku / przerwania

Cortex-M0/M0+
Funkcje CMSIS dostępu do NVIC

[1#3]

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.69

PM0223. Programming manual STM32L0 Series Cortex

-M0+ programming manual.

STMicroelectronics , DocID025763 Rev 1 , April 2014, p.82

void

NVIC_SetPendingIRQ

(IRQn_Type IRQn)

ustawienie statusu wyj

tku/przerwania w tryb oczekiwania

void

NVIC_ClearPendingIRQ

(IRQn_Type IRQn)

skasowanie trybu oczekiwania dla wyj

tku/przerwania

uint32_t

NVIC_GetPendingIRQ

(IRQn_Type IRQn)

odczyt statusu wyj

tku/przerwania (1 oznacza tryb oczekiwania)

Cortex-M0/M0+
Funkcje CMSIS dostępu do NVIC

[2#3]

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.69

PM0223. Programming manual STM32L0 Series Cortex

-M0+ programming manual.

STMicroelectronics , DocID025763 Rev 1 , April 2014, p.82

Cortex-M0/M0+
Funkcje CMSIS dostępu do NVIC

[3#3]

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.69

PM0223. Programming manual STM32L0 Series Cortex

-M0+ programming manual.

STMicroelectronics , DocID025763 Rev 1 , April 2014, p.82

void

NVIC_SetPriority

(IRQn_Type IRQn, uint32_t priority)

programowanie priorytetu dla podanego typu przerwania

uint32_t

NVIC_GetPriority

(IRQn_Type IRQn)

odczyt priorytetu dla podanego typu przerwania

SysTick_Config

__STATIC_INLINE uint32_t

SysTick_Config

(uint32_t ticks) {

if ((ticks - 1) > SysTick_LOAD_RELOAD_Msk) return (1); /* Reload value impossible */
SysTick->LOAD = ticks - 1;

/* set reload register

NVIC_SetPriority

(

SysTick_IRQn

, (

1<<__NVIC_PRIO_BITS) – 1

);

set Priority for Systick Interrupt

SysTick->VAL = 0;

/* Load the SysTick Counter Value

SysTick->CTRL= SysTick_CTRL_CLKSOURCE_Msk |

SysTick_CTRL_TICKINT_Msk |
SysTick_CTRL_ENABLE_Msk;

/* Enable SysTick IRQ and SysTick Timer */

return (0);

/* Function successful

}

Cortex™-M0 Devices. Generic User Guide.

ARM, DUI 0497A, 8 October 2009, p.4-7

UM10398. LPC11xx User Manual.

NXP, Rev. 12.3 — 10 June 2014, p.508

J. Yiu: The Definitive Guide to the ARM Cortex-M0.

Elsevier Inc. 2011, p.143

File: core_cm0.h

NVIC_SetPriority

(

SysTick_IRQn

, (

1<<__NVIC_PRIO_BITS) – 1

);

// set Priority for Systick Interrupt

void

NVIC_SetPriority

(

IRQn_Type IRQn

uint32_t priority

)

NVIC_SetPriority (–1, 3);

File LPC11xx.h (line 59):

SysTick_IRQn = –1

// 15 System Tick Timer

File LPC11xx.h (line 104):
#define

__NVIC_PRIO_BITS 2

// Number of Bits used for Priority Levels

The lower the value, the greater the priority

of the corresponding interrupt.

Cortex-M0

(LPC1114)

SysTick Timer Interrupt

[1#3]

StartUp_LPC11xx.s

UM10398. LPC111x/LPC11Cxx User manual.

NXP, Rev. 12.3 — 10 June 2014, p.466

; Vector Table Mapped to Address 0 at Reset

EXPORT

__Vectors

__Vectors DCD

__initial_sp

;

Top of Stack

0x0000 0000

DCD

Reset_Handler

;

–

Reset Handler

0x0000 0004

DCD

NMI_Handler

;

–14

NMI Handler

0x0000 0008

.........................................................................................................................

DCD SysTick_Handler

;

–1

SysTick Handler

0x0000 003C

.........................................................................................................................

wpisanie do LR identyfikatora przerwanego trybu pracy

0xFFFF FFF1 (Handler

Mode, MSP)

0xFFFF FFF9 (Thread Mode, MSP)

0xFFFF FFFD (Thread Mode, PSP)

procedura stacking,

ochrona na stosie rejestrów: R0 – R3, R12, LR, xPSR, PC

procesor w trybie Handler Mode

wska

nik stosu SP = MSP

wykonanie programu obsługi przerwania SysTick_Handler

procedura unstacking,

powrót do wła

ciwego trybu (Handler/Thread Mode)

i przerwanego programu

address

IRQ number

Exception

number

Cortex-M0

(LPC1114)

SysTick Timer Interrupt

[3#3]

StartUp_LPC11xx.s

UM10398. LPC111x/LPC11Cxx User manual.

NXP, Rev. 12.3 — 10 June 2014, p.466

address

IRQ number

Exception

number

; Vector Table Mapped to Address 0 at Reset

EXPORT

__Vectors

DCD

__initial_sp

;

Top of Stack

0x0000 0000

DCD

Reset_Handler

;

–

Reset Handler

0x0000 0004

DCD

NMI_Handler

;

–14

NMI Handler

0x0000 0008

.....................................................................................

DCD

SysTick_Handler ;

–1

SysTick Handler

0x0000 003C

.....................................................................................

SysTick_Handler

PROC

EXPORT SysTick_Handler [

WEAK

]

B .

ENDP

void SysTick_Handler (void) {

// IRQ_file.c

ticks++;

}

Unstacking

Przerwania

- wspomaganie sprz

towe (1/2)

A/C

wynik

pomiaru

koniec

pomiaru

pocz

tek

pomiaru

dane

MCU

licznik

Px.y

zgłoszenie
przerwania

kontroler

przerwa

port

wej

ciowy

wykonaj
pomiar

przetwarzanie

A/C (1)

wykonaj

pomiar

zgłoszenie

przerwania

przyj

cie

przerwania

przetwarzanie

A/C (2)

wykonaj

pomiar

zgłoszenie

przerwania

odczyt

danych

przyj

cie

przerwania

odczyt

danych

strukturalne opó

nienia

Przerwania

- wspomaganie sprz

towe (2/2)

przetwarzanie

A/C (1)

wykonaj
pomiary

zgłoszenie

przerwania

przyj

cie

przerwania

przetwarzanie

A/C (2)

odczyt

danych

strukturalne opó

nienia

przetwarzanie

A/C (1)

wykonaj

pomiar

zgłoszenie

przerwania

przyj

cie

przerwania

przetwarzanie

A/C (2)

wykonaj

pomiar

zgłoszenie

przerwania

odczyt

danych

przyj

cie

przerwania

odczyt

danych

odczyt

danych

strukturalne opó

nienia

Przerwania
THS1206

przetwarzanie

A/C (1)

wykonaj
pomiary

zgłoszenie przerwania

przyj

cie przerwania

przetwarzanie

A/C (2)

odczyt

danych

strukturalne opó

nienia

odczyt

danych

przetwornik A/C

koniec

pomiaru

pocz

tek

pomiaru

dane

MCU

licznik

Px.y

zgłoszenie
przerwania

kontroler

przerwa

port

wej

ciowy

wykonaj
pomiar

wska

nik

odczytu

wska

nik

zapisu

wyniki pomiarów

w buforze FIFO

np. THS1206 (TI)

THS1206. 12-BIT, 4 ANALOG INPUT, 6 MSPS,

SIMULTANEOUS SAMPLING ANALOG-TO-DIGITAL CONVERTERS.

Texas Instruments, SLAS217H – JULY 2003

Problemy i pytania

1. Jaki jest cel stosowania przerwa

2. Jak rozwin

ąć

poj

cie ‘ISR’ ?

3. Czy si

ró

metody: polling oraz interrupt ?

4. Jak zachowuje si

procesor po zgłoszeniu przerwania ?

5. Czym si

ró

przerwania maskowalne od niemaskowalnych ?

6. Na czym polega maskowanie przerwa

7. Jaki jest powód stosowania przerwa

niemaskowlnych ?

8. W jakim celu w procesorach jest stosowane przerwanie programowe SWI ?

9. Jak w procesorach Cortex-Mx jest interpretowane poj

cie przerwania

wektorowego ?

10. Jakie s

ródła przerwa

w mikrokontrolerach ?

11. Jak w mikrokontrolerach s

identyfikowane

ródła przerwa

12. Co to jest tablica wektorów przerwa

13. Czym si

ró

przerwania jednopoziomowe od wielopoziomowych ?

14. Co oznacza poj

cie ‘zagnie

enie przerwa

’ ?

15. Jakie czasy definiuj

reakcj

procesora po przyj

ciu przerwania ?