3 października 2012

Wojciech Kucewicz

1

3 października 2012

Wojciech Kucewicz

2

Cyfrowe

układy

sekwencyjne

Cyfrowe

układy

sekwencyjne

3 października 2012

Wojciech Kucewicz

3

Układy sekwencyjne

Układy sekwencyjne

Układy sekwencyjne to takie układy logiczne, których stan

wyjść zależy nie tylko od aktualnego stanu wejść, lecz

również od poprzednich stanów wejść i wyjść.

Układy sekwencyjne pamiętają historię stanów systemu,

czyli posiadają pamięć.

3 października 2012

Wojciech Kucewicz

4

Opis układów

sekwencyjnych

Opis układów

sekwencyjnych

3 października 2012

Wojciech Kucewicz

5

Układy sekwencyjne

Układy sekwencyjne

Układ sekwencyjny składa się z logicznego

układu

kombinacyjnego

i

rejestru

, który zapamiętuje stan systemu.

Combinational

Logic Unit

Register

Q D

Inputs

Outputs

Next State

Current State

Clock

3 października 2012

Wojciech Kucewicz

6

Układy sekwencyjne

Układy sekwencyjne

Ze względu na sposób funkcjonowania rozróżniamy:

synchroniczne

układy sekwencyjne

, które reagują na zmianę stanu wejściowego

tylko w dyskretnych chwilach czasowych, określonych przez

okresowy sygnał zewnętrzny zwany sygnałem zegarowym. Sygnał ten

doprowadzony jest do rejestru (bloku pamięciowego).
Każdy kolejny stan wewnętrzny jest wytwarzany synchronicznie z

impulsami zegarowymi.

Combinational

Logic Unit

Register

Q D

Inputs

Outputs

Next State

Current State

Clock

3 października 2012

Wojciech Kucewicz

7

Układy sekwencyjne

Układy sekwencyjne

Combinational

Logic Unit

Register

Q D

Inputs

Outputs

Next State

Current State

Clock

Synchroniczny układ sekwencyjny

Clock

Input

Output

3 października 2012

Wojciech Kucewicz

8

Układy sekwencyjne

Układy sekwencyjne

Ze względu na sposób funkcjonowania rozróżniamy:

asynchroniczne

układy sekwencyjne

, które reagują natychmiast na zmianę stanu

wejściowego. Układy asynchroniczne nie mają wejścia zegarowego

Combinational

Logic Unit

Register

Q D

Inputs

Outputs

Next State

Current State

3 października 2012

Wojciech Kucewicz

9

Układy sekwencyjne

Układy sekwencyjne

Combinational

Logic Unit

Register

Q D

Inputs

Outputs

Next State

Current State

Asynchroniczny układ sekwencyjny

Input

Current

Output

3 października 2012

Wojciech Kucewicz

10

Układy sekwencyjne

Układy sekwencyjne

Układy sekwencyjne mogą reagować w dwojaki sposób na sygnały

wejściowe:
Jeżeli układ reaguje na poziomy sygnałów wejściowych to taki układ

określa się jako

statyczny (wyzwalany poziomem)

.

Jeżeli układ reaguje na zmiany poziomów sygnałów wejsciowych to

taki układ nazywamy

dynamicznym (wyzwalany zboczem)

.

Combinational

Logic Unit

Register

Q D

Inputs

Outputs

Next State

Current State

3 października 2012

Wojciech Kucewicz

11

Przerzutniki

Przerzutniki

Cyfrowe układy sekwencyjne

Cyfrowe układy sekwencyjne

3 października 2012

Wojciech Kucewicz

12

Przerzutniki

Przerzutniki

Podstawowymi układami sekwencyjnymi są przerzutniki.
Symbolem graficznym przerzutnika jest prostokąt posiadający

wejścia informacyjne (np. S, R, J, K, D, T) i sterujące (CLK) oraz

wyjścia stanowiące komplementarną parę (Q i Q’).

Istnieją cztery zasadnicze typy przerzutników:

SR, JK, T, D

Definicje przerzutników opisuje norma IEC 617 - 12

T Q’

Clk Q

Res

D Q’

Clk Q

Res

R Q’

S Q

Res

Clk

J Q’

K Q

Res

Clk

3 października 2012

Wojciech Kucewicz

13

Rodzaje przerzutników

Rodzaje przerzutników

Przerzutniki

Asynchroniczne

Synchroniczne

Wyzwalane

poziomem sygnału

Wyzwalane

zboczem sygnału

Wyzwalane

poz. wysokim

Wyzwalane

poz. niskim

Wyzwalane

zboczem dodatn.

Wyzwalane

zboczem ujemn.

3 października 2012

Wojciech Kucewicz

14

Rodzaje przerzutników

Rodzaje przerzutników

Przerzutniki

Asynchroniczne

Synchroniczne

Wyzwalane

poziomem sygnału

Wyzwalane

zboczem sygnału

Wyzwalane

poz. wysokim

Wyzwalane

poz. niskim

Wyzwalane

zboczem dodatn.

Wyzwalane

zboczem ujemn.

Zatrzaski (SR)

Zatrzaski

Bramkowane (SR, D)

Przerzutniki

flip-flop(SR, D, JK, T)

3 października 2012

Wojciech Kucewicz

15

Przerzutnik synchroniczny wyzwalany poziomem

wysokim

Przerzutnik synchroniczny wyzwalany poziomem

wysokim

Sygnał wejściowy może zmieniać stan wyjścia tylko przy wysokim poziomie sygnału

zegarowego (transparent mode). Przy niskim poziomie sygnału zegarowego stan

wyjścia pozostaje bez zmian (hold mode)

Przerzutnik synchroniczny wyzwalany poziomem wysokim

Clock

D

Q

D Q’

Clk Q

Res

3 października 2012

Wojciech Kucewicz

16

Przerzutnik synchroniczny wyzwalany poziomem

niskim

Przerzutnik synchroniczny wyzwalany poziomem

niskim

Sygnał wejściowy może zmieniać stan wyjścia tylko przy niskim poziomie sygnału

zegarowego (transparent mode). Przy wysokim poziomie sygnału zegarowego stan

wyjścia pozostaje bez zmian (hold mode)

Przerzutnik synchroniczny wyzwalany poziomem niskim

Clock

D

Output

D Q’

Clk Q

Res

3 października 2012

Wojciech Kucewicz

17

Przerzutnik synchroniczny wyzwalany

zboczem dodatnim sygnału zegarowego

Przerzutnik synchroniczny wyzwalany

zboczem dodatnim sygnału zegarowego

Sygnał wejściowy może zmieniać stan wyjścia tylko przy przejściu sygnału zegarowego

ze stanu 0 do 1.

Przerzutnik synchroniczny wyzwalany zboczem dodatnim

Clock

D

Output

Master

Slave

3 października 2012

Wojciech Kucewicz

18

Przerzutnik synchroniczny wyzwalany

zboczem ujemnym sygnału zegarowego

Przerzutnik synchroniczny wyzwalany

zboczem ujemnym sygnału zegarowego

Sygnał wejściowy może zmieniać stan wyjścia tylko przy przejściu sygnału zegarowego

ze stanu 1 do 0.

Przerzutnik synchroniczny wyzwalany zboczem ujemnym

Clock

D

Output

Master

Slave

3 października 2012

Wojciech Kucewicz

19

Parametry

przerzutników

Parametry

przerzutników

3 października 2012

Wojciech Kucewicz

20

Parametry przerzutników

Parametry przerzutników

Zmiana stanu przerzutnika następuje zawsze z pewnym opóźnieniem

względem chwili osiągnięcia wartości progowej napięcia przez zbocze impulsu

inicjującego zmianę stanu.

Dlatego definiuje się parametry dynamiczne przerzutnika:

• czas propagacji sygnałów od wejścia zegarowego do wyjść Q i

nQ,

• czasy propagacji sygnałów od wejść asynchronicznych do wyjść

Q i nQ,

• czas ustalania t

s

(setup time)

• czas przetrzymywania t

h

(hold time)

• minimalny czas trwania określonych sygnałów t

w

• maksymalna częstotliwość przebiegu synchronizującego

3 października 2012

Wojciech Kucewicz

21

Parametry przerzutników

Parametry przerzutników

Czas ustalania t

s

jest to minimalny czas , w którym sygnał wejściowy musi być obecny

na wejściach informacyjnych (synchronizowanych) przerzutnika przed nadejściem

wyzwalającego zbocza impulsu

Czas przetrzymywania t

h

jest to minimalny czas, w którym sygnał wejściowy musi

pozostać na wejściu informacyjnym po wystąpieniu wyzwalającego zbocza sygnału

zegara

Minimalny czas trwania sygnału t

w

jest to czas, w którym sygnał nie zmienia swego

stanu

D

Clk

50%

50%

t

s

t

h

t

w

3 października 2012

Wojciech Kucewicz

22

Zatrzask

SR

Zatrzask

SR

Zatrzask SR

Zatrzask SR

R

S

Q

nQ

0

0

1

1

1

0

1

0

Not used

Not used

0

1

0

0

0

1

Q

nQ

3 października 2012

Wojciech Kucewicz

23

Zatrzask SR ma dwa wejścia: S (set-ustawianie), R (reset- zerowanie).

Gdy wejście S = 0 i R = 1 wówczas na wyjściu Q jest stan 0

Gdy wejście S = 1 i R = 0 wówczas na wyjściu Q jest stan 1

Gdy wejście S = 0 i R = 0 wówczas na wyjściu Q utrzymany jest stan poprzedni

Stany logiczne S = 1 i R = 1 są zabronione ze względu na sprzeczność w opisie wyjść

Zatrzask SR

Zatrzask SR

R

S

Q

nQ

0

0

1

1

1

0

1

0

Not used

Not used

0

1

0

0

0

1

Q

nQ

3 października 2012

Wojciech Kucewicz

24

Zatrzask SR

R

S

Q

Not used

Stan wysoki wyjścia Q jest utrzymywany do zresetowania przerzutnika

Zatrzask SR

Zatrzask SR

t

t+

R

S

Q

+

nQ

+

0

0

1

1

1

0

1

0

Not used

Not used

0

1

0

0

0

1

Q

nQ

3 października 2012

Wojciech Kucewicz

25

SR

Q

00

01

11

10

0

0

0

0

1

1

1

0

0

1



Q

+

= SR’ + R’Q =R’(S + Q)

Q

+

= S + QR’

Przy założeniu, że SR=0  Q

+

= R’S + RS + R’Q

3 października 2012

Wojciech Kucewicz

26

Zastosowanie zatrzasku SR

Zastosowanie zatrzasku SR

R

S

Q

nQ

0

1

1

0

1

0

0

1

Generator sygnałów zegarowych do rejestru przesuwnego

Clock

n



n

Clock

3 października 2012

Wojciech Kucewicz

27

Zatrzask SR

Zatrzask SR

R

S

Q

nQ

Przerzutnik SR ma dwa wejścia: S (set-ustawianie), R (reset- zerowanie).

0

0

1

1

1

0

1

0

Not used

Not used

0

1

0

0

0

1

Q

nQ

Gdy wejście S = 0 i R = 1 wówczas na wyjściu Q jest stan 0

Gdy wejście S = 0 i R = 0 wówczas na wyjściu Q utrzymany jest stan poprzedni

Gdy wejście S = 1 i R = 0 wówczas na wyjściu Q jest stan 1

3 października 2012

Wojciech Kucewicz

28

Zatrzask SR bramkowany

Zatrzask SR bramkowany

Dla synchronizacji przełączania przerzutnika stosuje się dodatkowe wejście

synchronizujące (Clock).

Jeżeli sygnał zegarowy jest w stanie 0 to bez względu na stan wejść R i S oba wejścia

przerzutnika S’ i R’ są w stanie 1, czyli wyjścia Q i nQ nie zmieniają stanu.

Jeżeli sygnał zegarowy jest w stanie 1 to stany wejść R i S są na wejściach

przerzutnika S’ i R’ zaprzeczone - przerzutnik może zmieniać stany wyjść Q i nQ

Stan R = S = 1 jest zabroniony.

Q

nQ

Clock

S

R

S’

R’

3 października 2012

Wojciech Kucewicz

29

Zatrzask SR bramkowany

Zatrzask SR bramkowany

Dla synchronizacji przełączania przerzutnika stosuje się dodatkowe wejście

synchronizujące (Clock).

Jeżeli sygnał zegarowy jest w stanie 0 to bez względu na stan wejść R i S oba wejścia

przerzutnika S’ i R’ są w stanie 1, czyli wyjścia Q i nQ nie zmieniają stanu.

Jeżeli sygnał zegarowy jest w stanie 1 to stany wejść R i S są na wejściach

przerzutnika S’ i R’ zaprzeczone - przerzutnik może zmieniać stany wyjść Q i nQ

Stan R = S = 1 jest zabroniony.

Clock

S

R

nQ

Q

S Q

R Q’

CLK

R

S

Q

nQ

0

x

x

Q

nQ

1

0

0

Q

nQ

1

0

1

1

0

1

1

0

0

1

1

1

1

1

1

3 października 2012

Wojciech Kucewicz

30

Zatrzask SR bramkowany

Zatrzask SR bramkowany

Przerzutnik SR

Clock

R

S

Q

Not used

Q

nQ

Clock

S

R

Q

nQ

Clock

S

R

Q

nQ

Clock

S

R

Q

nQ

Clock

S

R

Q

nQ

Clock

S

R

3 października 2012

Wojciech Kucewicz

31

Zatrzask SR bramkowany

Zatrzask SR bramkowany

CLK

R

S

Q

nQ

0

x

x

Q

nQ

1

0

0

Q

nQ

1

0

1

1

0

1

1

0

0

1

1

1

1

1

1

Clock

S

R

nQ

Q

S Q

R Q’

Clock

S

R

nQ

Q

S Q

R Q’

Clk

SR

QC

00

01

11

10

00

0

0

0

0

01

0

0

1

1

11

1

0

1

1

10

1

1

1

1



Q

+

= C(S + QR’) +C’Q

3 października 2012

Wojciech Kucewicz

32

SR Clocked Latch

SR Clocked Latch

Q

S

et

R

eset

notQ

CLK

CLK

V

SS

V

DD

CLK

R

S

Q

nQ

1

0

1

1

0

1

1

0

0

1

1

0

0

Q

nQ

0

0

1

Q

nQ

0

1

0

Q

nQ

0

0

0

Q

nQ

Only 8 transistors

M1

M2

M3

M4

M5

M6

M8

M7

The output can only change state while the CLK input is a logic 1.

When CLK is a logic 0, the S and R inputs will have no effect.

Slave

Master

3 października 2012

Wojciech Kucewicz

33

Przerzutnik SR wyzwalany zboczem

opadającym

Przerzutnik SR wyzwalany zboczem

opadającym

Przerzutnik SR flip-flop zbudowany jest z dwóch bramkowanych zatrzasków SR,

które są sterowane przez komplementarne stany sygnału zegarowego Clock.

Pierwszy zatrzask od strony wejścia nosi nazwę Master, a drugi Slave.

Jeżeli zatrzask Master jest w stanie aktywnym (transparent mode) to zatrzask Slave

jest nieaktywny (hold mode) i odwrotnie.

Ten stan realizuje się poprzez odwracanie na inwerterze stanu logicznego zegara

jednego z zatrzasków.

Slave

Master

3 października 2012

Wojciech Kucewicz

34

Przerzutnik SR wyzwalany zboczem

opadającym

Przerzutnik SR wyzwalany zboczem

opadającym

Przerzutnik SR

Clock

R

S

Q

Not usedNot used

Slave

Master

3 października 2012

Wojciech Kucewicz

35

Przerzutnik SR wyzwalany zboczem

narastającym

Przerzutnik SR wyzwalany zboczem

narastającym

Clock

S

R

S Q

R Q’

Clk

nQ

Q

S Q

R Q’

Clk

Jeżeli sygnał zegarowy jest bezpośrednio podawany na zatrzask SR

Master, a zanegowany na zatrzask Slave to przerzutnik wyzwalany jest

zboczem opadającym.
Jeżeli sygnał zegarowy podawany na zatrzask SR Master jest zanegowany,

a na zatrzask Slave niezanegowany to przerzutnik wyzwalany jest

zboczem narastającym.

3 października 2012

Wojciech Kucewicz

36

Przerzutnik

JK

Przerzutnik

JK

3 października 2012

Wojciech Kucewicz

37

Przerzutnik JK

Przerzutnik JK

Przerzutnik typu JK ma wejścia informacyjne (J i K), zegarowe (C), wyjście proste

(Q) i jego negację (nie Q), może też mieć wejście kasujące (restartu) (R) i ustawiające

(S).

Przerzutnik jest przerzutnikiem synchronicznym, co oznacza, że zmienia stan przy

zmianie stanu wejścia zegarowego z niskiego na wysoki (0 na 1)-wyzwalanie zboczem

narastającym lub przy zmianie stanu wejścia zegarowego z wysokiego na niski (1 na 0)-

wyzwalanie zboczem opadającym .

Nazwa przerzutnika JK pochodzi od imienia i nazwiska Jacka Kilby, inżyniera

amerykańskiego, wynalazcy układów scalonych.

J Q’

K Q

Res

Clk

Set

3 października 2012

Wojciech Kucewicz

38

Przerzutnik JK

Przerzutnik JK

Przerzutnik JK jest zaprojektowany w taki sposób, że nie ma stanów zabronionych.

Wejściowe bramki NAND są 3 wejściowe. Na dodatkowe wejścia doprowadzony jest

sygnał z wyjść Q i nQ. Ponieważ wyjścia Q i nQ mają zawsze różne stany, więc

niemożliwe jest wystąpienie na obu bramkach wejściowych samych 1 (stan

zabroniony).

Wejścia informacyjne

J i K

, odpowiadają wejściom

S i R

przerzutnika SR.

Clock

J

K

Q

nQ

3 października 2012

Wojciech Kucewicz

39

Przerzutnik JK

Przerzutnik JK

Przerzutnik JK

Clock

J

K

Q

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

3 października 2012

Wojciech Kucewicz

40

Przerzutnik JK

Przerzutnik JK

J

K

Q

nQ

0

0

Q

nQ

0

1

0

1

1

0

1

0

1

1

nQ

Q

W przypadku jednoczesnego podania sygnałów 1

na wejścia J i K, jego stan będzie się zmieniał po

każdym impulsie zegara.

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

Clock

J

K

S Q

R Q’

nQ

Q

S Q

R Q’

3 października 2012

Wojciech Kucewicz

41

Przerzutnik JK

Przerzutnik JK

J

n

K

n

Qn

00

01

11

10

0

0

0

1

1

1

1

0

0

1

Q

n+1

= Q’

n

J

n

+ Q

n

K’

n

Funkcję realizowaną przez przerzutnik JK można wyznaczyć z tablicy Karnaugh

3 października 2012

Wojciech Kucewicz

42

Przerzutnik

D

Przerzutnik

D

3 października 2012

Wojciech Kucewicz

43

Zatrzask bramkowany D

Zatrzask bramkowany D

CLK

D

Q

nQ

0

x

Q

nQ

1

1

1

0

1

0

0

1

Aby wyeliminować stan zabroniony (R=1, S=1) synchronicznego

przerzutnika SR można na wejście wprowadzić dodatkowy inwerter zapewniający

warunek R = S’.

Taki przerzutnik ma jedno wejście i nazywany jest synchronicznym

przerzutnikiem typu D lub zatrzaskiem D bramkowanym.

Q

nQ

Clock

D

3 października 2012

Wojciech Kucewicz

44

Zatrzask bramkowany D

Zatrzask bramkowany D

CLK

R

S

Q

nQ

0

0

1

Q

nQ

0

1

0

Q

nQ

1

0

1

1

0

1

1

0

0

1

Przerzutnik D

Clock

D

Q

Stan wejścia D jest przenoszony na wyjście tylko przy wysokim (1) stanie zegara

Q

nQ

Clock

D

3 października 2012

Wojciech Kucewicz

45

Zatrzask bramkowany D

Zatrzask bramkowany D

Przerzutnik D

realizuje funkcję przepisywania informacji z wejścia D na wyjście

Q

z opóźnieniem jednego impulsu taktującego. Nazwa pochodzi od angielskiego słowa

Delay = opóźnienie

Funkcję realizowaną przez przerzutnik D można wyznaczyć tablicy Karnaugh:

D

n

Qn

0

1

0

0

1

1

0

1

Q

n+1

= D

n

3 października 2012

Wojciech Kucewicz

46

Zatrzask bramkowany D

Zatrzask bramkowany D

Górna bramka NAND daje na wyjściu zanegowany sygnał D.

Wobec tego schemat układu przerzutnika D można uprościć zastępując inwerter

połączeniem wyjścia tej bramki z jednym z wejść bramki dolnej.

D’



Q

nQ

Clock

D

3 października 2012

Wojciech Kucewicz

47

Przerzutnik D wyzwalany zboczem impulsu

Przerzutnik D wyzwalany zboczem impulsu

Przerzutnik D wyzwalany zboczem można zrealizować łącząc szeregowo dwa

przerzutniki D typu zatrzask sterowane dopełniającymi się sygnałami zegarowymi.

Gdy sygnał zegarowy jest w stanie 1 stan wejścia D jest przenoszony na wyjście

przerzutnika Master, a przy przejściu zegara ze stanu 1 na 0 sygnał jest przeniesiony

na wyjście Q. Przerzutnik jest wyzwalany zboczem opadającym.

Master

Slave

3 października 2012

Wojciech Kucewicz

48

Przerzutnik D wyzwalany zboczem

impulsu

Przerzutnik D wyzwalany zboczem

impulsu

Przerzutnik D

Clock

D

Q

M

Q

Master

Slave

3 października 2012

Wojciech Kucewicz

49

Przerzutnik D wyzwalany zboczem

impulsu

Przerzutnik D wyzwalany zboczem

impulsu

Aby przerzutnik był wyzwalany zboczem narastającym należy odwrócić fazę zegara.

3 października 2012

Wojciech Kucewicz

50

The D Flip-flop (Edge Trigged Latch)

The D Flip-flop (Edge Trigged Latch)

notQ

D

ata

C

lock

Q

D flip-flop

Clock

Reset

Data

notQ

Q

R

eset

3 października 2012

Wojciech Kucewicz

51

The D Flip-flop (Edge Trigged Latch)

The D Flip-flop (Edge Trigged Latch)

notQ

D

ata

C

lock

Q

D flip-flop

Clock

Reset

Data

notQ

Q

R

eset

3 października 2012

Wojciech Kucewicz

52

Przerzutnik T

Przerzutnik T

3 października 2012

Wojciech Kucewicz

53

T Flip-flop

T Flip-flop

Przerzutnik T

Clock

Q

T (Clk)

1

S Q

R Q’

nQ

Q

S Q

R Q’

T (Clk)

1

S Q

R Q’

nQ

Q

S Q

R Q’

T (Clk)

1

S Q

R Q’

nQ

Q

S Q

R Q’

T (Clk)

1

S Q

R Q’

nQ

Q

S Q

R Q’

T (Clk)

1

S Q

R Q’

nQ

Q

S Q

R Q’

3 października 2012

Wojciech Kucewicz

54

Liczniki

Liczniki

3 października 2012

Wojciech Kucewicz

55

Licznik

Licznik

Liczniki są sekwencyjnymi układami cyfrowymi, które zliczają impulsy podane

na ich wejście.

Budowane są z n przerzutników synchronicznych odpowiedni ze sobą

połączonych.

W licznikach dwójkowych n oznacza liczbę bitów licznika, czyli liczbę

znaków w liczbie binarnej, reprezentującej stan licznika.

Liczbę stanów przyjmowanych przez licznik w jednym pełnym cyklu nazywa

się długością cyklu (pojemnością licznika).

Jeśli licznik ma p różnych stanów, przez które przechodzi cyklicznie, to

określa się go jako licznik modulo p.

3 października 2012

Wojciech Kucewicz

56

Licznik

Licznik

Ze względu na długość cyklu liczniki możemy podzielić na:

liczniki o stałej długości cyklu

liczniki o programowalnej długości cyklu

Jeżeli kolejne liczby reprezentujące stan licznika wzrastają w trakcie

liczenia impulsów to takie liczniki nazywamy licznikami zliczającymi w przód

W przeciwnym razie, gdy stany licznika maleją, nazywamy je licznikami

zliczającymi wstecz.

Liczniki mogące zliczać w przód i wstecz nazywa się licznikami

dwukierunkowymi lub rewersyjnymi.

3 października 2012

Wojciech Kucewicz

57

Licznik

Licznik

Jednym z kryterów podziału liczników może być sposób oddziaływania

impulsów zliczanych na stan przerzutników licznika. Liczniki wg tej

klasyfikacji dzielimy na:

synchroniczne,

asynchroniczne,

asynchroniczno-synchroniczne.

W liczniku synchronicznym impulsy zliczane sa podawane na wejścia

zegarowe wszystkich przerzutników.

W liczniku asynchronicznym oraz asynchroniczno-synchronicznym impulsy

zliczane podaje się tylko na jedno lub niektóre z wejść zegarowych

przerzutników licznika.

3 października 2012

Wojciech Kucewicz

58

Licznik

Licznik

Liczniki charakteryzuje się w oparciu o następujące parametry:

szybkość działania,

czas ustalania zawartości licznika

Szybkość działania określa się przez podanie maksymalnej dopuszczalnej

częstotliwości f

max

impulsów zliczanych.

Czas ustalania zawartości licznika jest to czas w którym nastąpią zmiany

stanów wszystkich przerzutników ( maksymalnie jest to suma czasów

propagacji wszystkich przerzutników).

W licznikach synchronicznych wejścia zegarowe wszystkich przerzutników są

połączone, co zapewnia jednoczesność zmian stanów przerzutników.

Sposób działania tych liczników zależy od realizacji funkcji przełączających

dla wejść informacyjnych.

Rozróżnia się:

liczniki synchroniczne z przeniesienia równoległymi (parallel carry)

liczniki synchroniczne z przeniesieniami szeregowymi (ripple carry)

3 października 2012

Wojciech Kucewicz

59

Liczniki

asynchroniczne

Liczniki

asynchroniczne

D Q’

Clk

Q

Res

CLK

Q

3 października 2012

Wojciech Kucewicz

60

Licznik asynchroniczny z przerzutników D

Licznik asynchroniczny z przerzutników D

Licznik asynchroniczny

Clock

R

D

Q

Asynchroniczny licznik dwójkowy można zrealizować tworząc

szeregowy łańcuch przerzutników D, przy czym każdy ma

wyjście nQ połączone z wejściem D oraz wyjście Q jednego

jest połączone z wejściem CLK następnego.

1

0

3 października 2012

Wojciech Kucewicz

61

Licznik asynchroniczny

Licznik asynchroniczny

Clock

X0

X1

X2

X3

1

0

1

1

1

0

0

1

1

0

1

0

1

1

1

1

1

0

0

0

1

1

0

0

1

0

1

0

1

1

1

0

1

0

0

1

1

1

0

1

1

Przerzutnik D przełącza się przy

opadającym zboczu sygnału na wejściu

zegarowym

X0

X1

X2

X3

3 października 2012

Wojciech Kucewicz

62

Licznik asynchroniczny liczący w przód

Licznik asynchroniczny liczący w przód

Clk

Res

X0

X1

X2

X3

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

0 0 1 1 0 0 1 1 0 0 1 1

0 0

1 1

0

0 0 0 0 1 1 1 1 0 0 0 0

1 1

1 1

0

0 0 0 0 0

0 0 0 1 1

1 1

1 1

1 1

0

X0

X1

X2

X3

3 października 2012

Wojciech Kucewicz

63

Licznik asynchroniczny liczący wstecz

Licznik asynchroniczny liczący wstecz

Clk

Res

X0

X1

X2

X3

1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1
1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1
1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1

X0

X1

X2

X3

Aby licznik złożony z

przerzutników D zliczał

wstecz wystarczy

podłączyć wyjścia do

zanegowanych wyjść

przerzutników

3 października 2012

Wojciech Kucewicz

64

Licznik asynchroniczny modulo n

Licznik asynchroniczny modulo n

Licznik złożony z n przerzutników

liczy od 0 do 2

n

– 1. Aby uzyskać

inny zakres licznika należy

zastosować sprzężenie zwrotne,

resetujące licznik po wymaganej

ilości stanów. Np. Można

zbudować licznik dziesiętny.

Zanim licznik zostanie

wyzerowany pojawia się kawałek

następnego - 10 impulsu.

Clk

X0

X1

X2

X3

0 1 2 3 4 5 6 7 8 9 10

D Q’

Clk

Q

Res

CLK

D Q’

Clk

Q

Res

D Q’

Clk

Q

Res

D Q’

Clk

Q

Res

Res

X0

X1

X2

X3

3 października 2012

Wojciech Kucewicz

65

Licznik asynchroniczny modulo n

Licznik asynchroniczny modulo n

Problem można rozwiązać

stosując na wyjściu resetującym

przerzutnik, który zresetuje

liczniki dopiero przy opadającym

zboczu zegara

Clk

X0

X1

X2

X3

0 1 2 3 4 5 6 7 8 9 0

X0

X1

X2

X3

3 października 2012

Wojciech Kucewicz

66

Liczniki

synchroniczne

Liczniki

synchroniczne

3 października 2012

Wojciech Kucewicz

67

Liczniki synchroniczne

Liczniki synchroniczne

Clk

D nQ

Clk Q

R

Reset

D nQ

Clk Q

R

D nQ

Clk Q

R

X0

X1

X2

D nQ

Clk Q

R

X3

Liczniki synchroniczne charakteryzują się tym, że zliczane impulsy są

podawane równocześnie na wszystkie wejścia zegarowe Clk przerzutników.

3 października 2012

Wojciech Kucewicz

68

Licznik pierścieniowy

Licznik pierścieniowy

Clk

D nQ

Clk Q

R

Reset

D nQ

Clk Q

R

D nQ

Clk Q

R

X0

X1

X2

D nQ

Clk Q

R

X3

Licznik pierścieniowy (ring counter) jest licznikiem synchronicznym.

Powstaje w wyniku utworzenia rejestru przesuwnego, w którym wyjście Q

ostatniego przerzutnika jest połączone z wejście D pierwszego

przerzutnika.

Jeżeli w rejestrze zostanie wpisany stan początkowy np. 1000 to będzie on

w kolejnych cyklach zegarowych przesuwany wzdłuż rejestru.

3 października 2012

Wojciech Kucewicz

69

Licznik pierścieniowy

Licznik pierścieniowy

Clk

D nQ

Clk Q

R

Reset

D nQ

Clk Q

R

D nQ

Clk Q

R

X0

X1

X2

D nQ

Clk Q

R

X3

Clk

Res

X0

X1

X2

X3

Na każdym wyjściu licznika

pierścieniowego jest generowany

w różnym czasie tylko jeden

impuls (1) o czasie trwania

równym okresowi sygnału

zegarowego.

Te impulsy mogą być

wykorzystane do sterowania np.

wewnętrznych bloków komputera.

0

1

1

0

1

0

1

0

1

0

1

3 października 2012

Wojciech Kucewicz

70

Licznik Johnsona (pseudopierścieniowy)

Licznik Johnsona (pseudopierścieniowy)

Clk

D nQ

Clk Q

R

Reset

D nQ

Clk Q

R

D nQ

Clk Q

R

X0

X1

X2

D nQ

Clk Q

R

X3

Licznik Johnsona jest specyficznym licznikiem synchronicznym, realizowanym przy

użyciu rejestru przesuwnego.

Cechą charakterystyczną licznika Johnsona jest użycie n przerzutników połączonych w

kaskadę i połączenia wyjścia nQ (przeciwnie niż w liczniku pierścieniowym) ostatniego

przerzutnika z wejściem D pierwszego przerzutnika. Pozostałe wyjścia są połączone z

wejściami następnych przerzutników.

3 października 2012

Wojciech Kucewicz

71

Licznik Johnsona (pseudopierścieniowy)

Licznik Johnsona (pseudopierścieniowy)

Clk

D nQ

Clk Q

R

Reset

D nQ

Clk Q

R

D nQ

Clk Q

R

X0

X1

X2

D nQ

Clk Q

R

X3

Clk

Res

X0

X1

X2

X3

Impulsy zegarowe wpisują kolejne

jedynki do chwili, gdy rejestr

uzyska stan 1111.

Od tej chwili na wejściu

pierwszego przerzutnika pojawia

się stan 0 i następne impulsy

wyzwalające powodują kolejne

zerowanie przerzutników. Po

wypełnieniu rejestru zerami cykl

powtarza się.

1 2 3 4 1 2 3 4

1

1

1

1

1

0

0

0

0

0

1

3 października 2012

Wojciech Kucewicz

72

Licznik Johnsona (pseudopierścieniowy)

Licznik Johnsona (pseudopierścieniowy)

Clk

D nQ

Clk Q

R

Reset

D nQ

Clk Q

R

D nQ

Clk Q

R

X0

X1

X2

D nQ

Clk Q

R

X3

Bardzo istotną cechą licznika Johnsona jest to, że

zbocze każdego kolejnego impulsu zegara powoduje

przełączenie tylko jednego przerzutnika. Jeżeli

następuje zmiana stanu licznika na następny to opóźnienie

w przerzutnikach nie spowoduje przejściowego

wystąpienia innej kombinacji, jak mogłoby się zdarzyć,

gdyby więcej niż jedno wyjście zmieniało swój stan przy

przejściu od jednego stanu wyjściowego do następnego.

Licznik Johnsona jest licznikiem synchronicznym z

przeniesieniami równoległymi, nie wymagający stosowania

żadnych dodatkowych funkcji przełączających na

wejściach programujących przerzutników.

D

X0

X1

X2

X3

0

0

0

0

0

1

1

0

0

0

2

1

1

0

0

3

1

1

1

0

4

1

1

1

1

5

0

1

1

1

6

0

0

1

1

7

0

0

0

1

8

0

0

0

0