XXXV

OLIMPIAD

A

WIEDZY

TECHNICZNEJ

Za

w

o

dy

I

I

I

stopnia

Rozwi¡zania zada« dla grupy elektryczno-elektronicznej
Rozwi¡zanie zadania 1

Analizuj¡c cykl pracy urz¡dzenia przebiegi czasowe sygnaªów wyj±ciowych czujników po-

miarowych

S

1 i

S

2 oraz sygnaªów zaª¡czaj¡cych zespoªy nap¦dowe

M

O T

1 i

M

O T

2 b¦d¡ jak

na rys.1.

S2

S1

MOT2

MOT1

t

t

t

t

S1 S2 MOT1 MOT2

0

0

1

1

0

1

1

0

0

1

1

0

0

1

0

1

Tabela prawdy

Rys.1. Przebiegi czasowe i tabela prawdy

Wypeªniaj¡c tabel¦ prawdy otrzymuje si¦ rozwi¡zanie w postaci:

M

O T

2 =

S

1 +

S

2 =

S

1 +

S

2 =

S

1

S

2

;

M

O T

1 =

M

O T

2

:

Schemat logiczny realizuj¡ce obie funkcje przedstawiono na rys.2.

S1

S2

MOT 1

MOT 2

Rys.2. Realizacja ukªadu przy u»yciu bramek NAND

1

Sygnaª blokady

B

= 0, który w razie awarii b¦dzie natychmiast wyª¡czaª oba ukªady nap¦-

dowe, uwzgl¦dniono na rys.3.

S1

S2

B

S1

S2

MOT 2

MOT 1

Rys.3. Realizacja ukªadu sterowania przy u»yciu bramek NAND z uwzgl¦dnieniem sygnaªu

blokady

B

= 0

Rozwi¡zanie zadania 2

Na rys.1a. przedstawiono diagram impulsów steruj¡cych ª¡cznikami

S

1,

S

2,

S

3,

S

4. Na

diagramie zaznaczono stany pracy falownika. Poniewa» na zaciskach odbiornika

R

0 napi¦cie

wyst¡pi tylko w stanach aktywnych

A

to chwilowe napi¦cie

u

0 b¦dzie miaªo przebieg jak na

rys.1.b.

Rys.1. Przebiegi sygnaªów w falowniku,

a) Diagram impulsów steruj¡cych ª¡cznikami

S

1,

S

2,

S

3,

S

4 i stany pracy falownika,

b) Przebieg chwilowego napi¦cia wyj±ciowego falownika

2

Warto±¢ maksymaln¡

U

M

napi¦cia

u

0 mo»na obliczy¢ wyznaczaj¡c wspóªczynnik

D

.

W czasie

t

=

T

(

T

= 200



s) wystepuj¡ 4 stany zwarcia



t

Z

= 20



s, rys.1.a



.

Caªkowity czas zwarcia za okres

T

jest równy:

t

Z

C

= 4

t

Z

= 4

20 = 80



s,

D

=

t

Z

C

T

= 80

200 = 0

;

4

;

U

M

= 2

E

1

D

1 2

D

= 2

100 1 0

;

4

1 2

0

;

4 = 600 V.

Warto±¢ ±redni¡ napi¦cia

u

0 za okres 2

T

mo»na obliczy¢ z zale»no±ci:

U

AV

(2

T

)

2

T

= 4

U

M

t

A

;

gdzie

t

A

= 20



s,

U

AV

(2

T

) =

2

U

M

t

A

T

= 2

600

20

200

= 120 V.

Warto±¢ ±redni¡ napi¦cia

u

0 za okres 4

T

jest równa 0 V.

Warto±¢ skuteczn¡ (±redni¡ kwadratow¡)

U

napi¦cia wyj±ciowego

u

0 falownika mo»na obli-

czy¢ z zale»no±ci:

U

2

T

= 2

U

2

M

t

A

;

U

=

U

M

v

u

u

t

2

t

A

T

= 600

s

2

20

200 = 268 V.

Z rys.1b. wynika, »e okres pierwszej harmonicznej napi¦cia wyj±ciowego falownika

u

0 jest

równy

T

f

= 800



s. Zatem cz¦stotliwo±¢

f

f

mo»na obliczy¢ ze wzoru:

f

f

= 1

T

f

=

1

800

10 6

= 1250 Hz.

3

Rozwi¡zanie zadania 3

Z danych zadania wynika, »e

U

p

1 = 5000 V,

U

p

2 = 400 V.

Moc znamionowa

S

N

transformatora to moc pozorna dostarczona do odbiornika.

S

N

=

S

2 = 3

U

f

2

I

f

2

;

U

f

2 =

U

p

2

p

3 =

400

p

3



230 V,

I

f

2 =

S

2

3

U

f

2

= 4000

3

230



5

;

8 A.

Moc czynna dostarczana do odbiornika jest równa:

P

2 =

S

2 cos

'

2 = 4000

0

;

8 = 3200 W.

Moc czynna

P

1 dostarczona do transformatora jest wi¦ksza od mocy

P

2 o moc strat

P

.

P

1 =

P

2 +

P

=

P

2



= 3200

0

;

93 = 3440 W.

P

=

P

1

P

2 =

P

2

1



1

!

= 3200

1

0

;

93 1

!



240 W.

Moc pozorna

S

1 po stronie pierwotnej transformatora jest równa:

S

1 =

P

1

cos

'

1

= 3440

0

;

83 = 4145 VA.

Poniewa»

S

1 = 3

U

f

1

I

f

1

;

U

f

1 =

U

p

1

p

3 =

5000

p

3



2887 V,

to

I

f

1 =

S

1

3

U

f

1

= 4145

3

2887



0

;

48 A.

Maj¡c do dyspozycji dwa transformatory o grupie poª¡cze«

Yy0

i

Yd0

mo»na zbudowa¢:

prostownik trójpulsowy i sze±ciopulsowy, dwa niezale»ne prostowniki sze±ciopulsowe lub jeden

prostownik dwunastopulsowy.

4

Rozwi¡zanie problemu technicznego

NAND

+5V

+5V

4k7

AD7

A

A7

0

Zatrzask

8282

STB

CE

A10

A11
A12
A13

A14
A15

XTAL1

XTAL2

EA

RESET

P1 P1.7/RD

P1.6/WR

AD0

A

B

C

E3

E1

E2

Dekoder

74LS

138

Y0

Y1
Y2
Y3

Y4
Y5
Y6
Y7

AND

AND

D0

D7

EPROM

2kx8

A0

A9

CS

OE

OE

CS

R W

4k7

74LS

244

4k7

+5V

74LS

373

EN

1G

2G

OC

RAM

1kx8

D0

D7

D0

D7

D0

D7

D0

D7

D0

D7

4k7

1

3

4

12

13

8

P3

P0

P2

6

7

PSEN

ALE

14

5

A0

A9

2

9

11

WY

WE

10

Mikroprocesor

80C51

Rys.1. Bª¦dy wyst¦puj¡ce na schemacie z zadania

5

Na rys.1 zaznaczono wyst¦puj¡ce na schemacie bª¦dy:

1. Pin CE ÿzatrzasku" 8282 powinien by¢ poª¡czony z mas¡.
2. EPROM wymaga bitu adresowego A10.
3. Do bramki powinny dochodzi¢ sygnaªy wyj±ciowe dekodera Y0 i Y1.
4. Bit A15 ma by¢ równy 0, wi¦c na wej±ciu E3 potrzebny jest negator.
5. Do sterowania ÿzatrzaskiem" sªu»y sygnaª ALE, a nie sygnaª PSEN.
6. Zamieniono miejscami oznaczenia bram P0 i P2.
7. Zamieniono miejscami bramy P1 i P3.
8. Pin EA powinien by¢ poª¡czony z mas¡.
9. Pin OE pami¦ci RAM powinien by¢ sterowany sygnaªem RD.

10. Zamieniono miejscami symbole bram WE i WY oraz kierunki przepªywu danych.
11. Pin OC ukªadu 74LS373 powinien by¢ poª¡czony z mas¡.
12. Sygnaªy Y3 i RD s¡ aktywne w stanie zero, wi¦c ich iloczyn nale»y uformowa¢ bramk¡

OR.

13. Sygnaªy Y3 i WR s¡ aktywne w stanie zero, wi¦c negacj¦ ich iloczynu nale»y uformowa¢

bramk¡ NOR.

14. Do sterowania zewn¦trznej pami¦ci programu sªu»y sygnaª PSEN a nie sygnaª ALE.

Prawidªowy schemat zaprojektowanego bloku pami¦ci zewn¦trznych z bram¡ wej±ciow¡

i bram¡ wyj±ciow¡ przedstawiono na rys.2.

6

AD7

A

A7

0

Zatrzask

8282

STB

CE

A10

A11
A12
A13

A14
A15

XTAL1

XTAL2

EA

RESET

P3

AD0

A

B

C

E3

E1

E2

Dekoder

74LS

138

Y0

Y1
Y2
Y3

Y4
Y5
Y6
Y7

AND

D0

D7

EPROM

2kx8

A0

A9

CS

OE

OE

CS

R W

74LS

244

74LS

373

EN

1G

2G

OC

RAM
1kx8

D0

D7

D0

D7

D0

D7

D0

D7

D0

D7

P1

P0

PSEN

ALE

A0

WY

WE

A10

OR

NOR

P2

P3.7/RD

P3.6/WR

AD0

AD7

Mikroprocesor

80C51

Rys.2. Prawidªowy schemat bloku pami¦ci zewn¦trznych z bram¡ wej±ciow¡ i bram¡ wyj±ciow¡

7