Rodzaje mikroprocesorów – opis najbardziej charakterystycznych



CISC

(

Complex Instruction Set Computers

)



RISC

(

Rationalized Instruction Set

Computers)



EPIC

(Explicitly Paralell Instruction

Coumputing)



MISC

(

Minimal Instruction Set Computer)



ZISC

(Zero Instruction Set Computer)

Rodzaje

mikroprocesorów

Mikroprocesory CISC



Projektanci pierwszych procesorów zakładali, że

komputery będą programowane bezpośrednio w

kodzie maszynowym. Dlatego kosztem

ograniczenia liczby rejestrów tworzono

procesory o bardzo rozbudowanych zestawach

instrukcji, które miały ułatwiać pisanie

programów. Instrukcje były implementowane w

procesorze jako mikroprogram, a czasy ich

wykonywania były długie. Procesory o takich

cechach modelu programowego zostały

nazwane procesorami CISC.

Mikroprocesory CISC



Jest architektura zestawu instrukcji dla

mikroprocesora, w którym każda

instrukcja może wykonać kilka operacji

niskiego poziomu, jak na przykład

pobranie z pamięci, operację

arytmetyczną, albo zapisanie do pamięci

a to wszystko w jednej instrukcji.

Mikroprocesory CISC –

cechy



duża liczba rozkazów (instrukcji)



mała optymalizacja – niektóre rozkazy

potrzebują dużej liczby cykli procesora do

wykonania



występowanie złożonych, specjalistycznych

rozkazów



duża liczba trybów adresowania



do pamięci może się odwoływać

bezpośrednio duża liczba rozkazów



mniejsza od

RISC

-ów częstotliwość

taktowania procesora



powolne działanie dekodera rozkazów

Mikroprocesory CISC



Z reguły procesory wykonane w

architekturze CISC działają wolniej

niż procesory, o przeciwstawnych

założeniach

RISC

, działające z tą

samą częstotliwością.

Mikroprocesory RISC



W procesorach RISC wprowadzono pojęcie potoku,

czyli ścieżki przetwarzania instrukcji wewnątrz

procesora. Wykonanie instrukcji podzielono na logiczne

etapy, z których każdy wykonywany był niezależnie na

określonym stopniu potoku. Instrukcja po pobraniu z

pamięci przemieszczana była w głąb potoku i

przechodziła przez jego stopnie. Po przejściu przez

dany stopień potoku można było wykonywać w nim

kolejną instrukcję. Najprostszy potok składa się z

czterech stopni: pobrania instrukcji, dekodowania,

wykonania i zapisu wyniku. Dzięki wprowadzeniu

potoku możliwe było równoczesne wykonanie i

pobieranie kolejnych instrukcji, co dawało w efekcie

wydajność rzędu pojedynczej instrukcji na cykl zegara.

Mikroprocesory RISC -

cechy



Zredukowana liczba rozkazów do niezbędnego

minimum. Ich liczba wynosi kilkadziesiąt, podczas gdy

w procesorach CISC sięga setek. Upraszcza to znacznie

dekoder rozkazów.



Redukcja trybów adresowania, dzięki czemu kody

rozkazów są prostsze, bardziej zunifikowane, co

dodatkowo upraszcza wspomniany wcześniej dekoder

rozkazów. Ponadto wprowadzono tryb adresowania,

który ogranicza ilość przesłań - większość operacji

wykonuje się wg schematu:

Mikroprocesory RISC -

cechy



Ograniczenie komunikacji pomiędzy pamięcią, a

procesorem. Przede wszystkim do przesyłania danych

pomiędzy pamięcią, a rejestrami służą dedykowane

instrukcje, które zwykle nazywają się

load

(załaduj z

pamięci), oraz

store

(zapisz do pamięci); pozostałe

instrukcje mogą operować wyłącznie na rejestrach.

Schemat działania na liczbach znajdujących się w pamięci

jest następujący: załaduj daną z pamięci do rejestru, na

zawartości rejestru wykonaj działanie, przepisz wynik z

rejestru do pamięci.



Zwiększenie liczby rejestrów (np. 32, 192, 256, podczas

gdy np. w architekturze x86 jest zaledwie 8 rejestrów), co

również ma wpływ na zmniejszenie liczby odwołań do

pamięci.

Mikroprocesory RISC -

cechy



W procesorach RISC wprowadzono pojęcie potoku, czyli

ścieżki przetwarzania instrukcji wewnątrz procesora.

Wykonanie instrukcji podzielono na logiczne etapy, z

których każdy wykonywany był niezależnie na

określonym stopniu potoku. Instrukcja po pobraniu z

pamięci przemieszczana była w głąb potoku i

przechodziła przez jego stopnie. Po przejściu przez dany

stopień potoku można było wykonywać w nim kolejną

instrukcję. Najprostszy potok składa się z czterech

stopni: pobrania instrukcji, dekodowania, wykonania i

zapisu wyniku. Dzięki wprowadzeniu potoku możliwe

było równoczesne wykonanie i pobieranie kolejnych

instrukcji, co dawało w efekcie wydajność rzędu

pojedynczej instrukcji na cykl zegara. Dodatkowo dzieki

zaastosowaniu superskalarności uzyskano możliwość

zrównoleglenia wykonywania rozkazów.

Mikroprocesory EPIC



Model programowy EPIC wywodzi się ze starej

koncepcji o nazwie VLIW (Very Large Instruction Word),

a polega na wykonywaniu prostych instrukcji

grupowanych w wielkie słowa rozkazowe. Instrukcje

grupowane są w wielkie słowa rozkazowe na poziomie

kompilacji, tzn. kompilator określa sposób równoległego

wykonania instrukcji. Procesor pobiera słowa i

wykonuje wiele instrukcji równocześnie bez

konieczności spekulowania i analizowania zależności

pomiędzy nimi. Dzięki prostej logice instrukcji może

istnieć wiele jednostek wykonawczych, a procesor może

wykonywać wiele instrukcji tego samego typu w

pojedynczym takcie zegara. Określoną liczbę

tranzystorów „zaoszczędzonych” wskutek uproszczenia

logiki układów przetwarzania można przeznaczyć na

zwiększenie liczby rejestrów i jednostek wykonawczych.

Mikroprocesory MISC



Jest to architektura procesora z bardzo małą liczbą

podstawowych operacji, które są zgodne z opcode.

Takie zestawy instrukcji są częściej oparte na stosie,

niż na rejestrach, żeby zmniejszyć rozmiar

określników operacji. Architektura maszyny stosowej

jest właściwie prostsza od kiedy wszystkie instrukcje

operują na szczycie większości zapisów w stosie.

Rezultatem tego jest mniejszy zestaw instrukcji,

mniejsza i szybsza jednostka do dekodowania

instrukcji i szybsze wykonanie pojedynczych

instrukcji. Wadą jest to, że instrukcje mają skłonność

do posiadania większej ilości uzależnień

sekwencyjnych, przez to zmniejszając ilość instrukcji,

które mogą być wykonywane jednocześnie.

Mikroprocesory ZISC



Jest to technologia oparta na pomysłach

wziętych z sztucznej sieci nerwowej. Pierwsza

generacja chipu ZISC zawiera 36 niezależnych

komórek, które mogą być uważane za neurony

lub równoległe procesory. Każda z nich może

porównać wektor wejściowy, którego rozmiar

może osiągnąć do 64 bajtów z podobnym

wektorem przechowywanym w komórkach

pamięci. Jeśli wektor wejściowy odpowiada

wektorowi w komórce pamięci to komórka ta

„wypala”. Sygnał wyjściowy zawiera komórki,

która miała dopasowanie, jak również

znacznik który mówi, że nie wystąpiło

dopasowanie.

Mikroprocesory ZISC



Równoległość jest kluczem do szybkości systemów

ZISC, które eliminują krok seryjnego ładowania i

porównywania wzorca dla każdej lokalizacji. Kolejnym

kluczowym czynnikiem ZISC jest skalowalność. Sieć

ZISC może być rozszerzona przez dodanie większej

ilości urządzeń ZISC bez obniżenia szybkości

rozpoznawania – sieć z ilością 10,000 lub więcej

komórek może stać się powszechna. Dzisiejsze chipy

ZISC zawierają 78 neuronów na chip I mogą znaleźć

dopasowanie wśród 1,000,000 wzorców zaledwie w

jedną sekundę operując z prędkością przynajmniej

50Mhz. Następna generacja może zawierać nawet

1,000 neuronów lub więcej w jednym chipie.



Praktyczne użytkowanie technologii ZISC jest skupione

na rozpoznawaniu wzorców, ochronie, wyszukiwaniu

informacji (data mining) i innych podobnych zadaniach.

Document Outline