Techniki realizacyjne układów cyfrowych

background image

Techniki realizacyjne

układów cyfrowych.

background image

Klasyfikacja cyfrowych ukł. scalonych.

•W zależności od przyjętego kryterium układy
scalone można podzielić na różne klasy.
Ze względu na postać przetwarzanych sygnałów
układy scalone dzieli się na:
 Cyfrowe
 Liniowe (analogowe)

•Kolejnym kryterium jest złożoność ukł.
określona mianem stopnia scalenia.

background image

Miary stopnia scalenia

•Miarą stopnia scalenia jest liczba bramek
elementarnych tworzących dany układ scalony lub
liczba elementów.
•Stopnie scalenia dotyczą tylko
półprzewodnikowych scalonych układów
cyfrowych.

•Stopnie scalenia:

- SSI (ang. Small Scale Integration)
- MSI (ang. Medium Scale Integration)
- LSI (ang. Large Scale Integration)
- VLSI (ang. Very Large Scale Integration)

background image

Następnym kryterium klasyfikacji układów
cyfrowych jest struktura elektroniczna
podstawowego funktora lub technologia ich
wytwarzania.
Rozróżnia się następujące układy:

• DTL
• RTL
• DCTL
• TTL
• ECL
• MOS
• IIL
• CTD

background image

Technika DTL

• Technika DTL (ang.

Diode Transistor Logic)
jest najprostszą z
technik
półprzewodnikowych.

• Na rysunku obok (rys.

1) przedstawiono
realizację
podstawowych funkcji
logicznych w technice
DTL. Jest to suma
logiczna.

background image

rys. 2. Iloczyn logiczny.

• Ten sposób realizacji

układu logicznego
może znaleźć
zastosowanie w
układach
analogowych do
realizacji prostych
operacji (logicznych)
sumy i iloczynu.

background image

Rys. 3. Negacja

• Realizacja negatora

wymaga użycia elementu
odwracającego fazę. Na
wejściu zastosowano
dodatkowo diody, aby
podnieść poziom napięcia
odpowiadającego
logicznemu 0. Przy braku
tych diod napięcie ok.
0.6V (nap. przewodenia
złącza baza-emiter)
odpowiadałoby poziomowi
wysokiemu (1 logicznej).

background image

Technika TTL

• Technika TTL (ang.

Transistor-Transistor
Logic) jest zmodyfikowaną
techniką DTL, w której
elementy diodowe
zastąpiono tranzystorem
wieloemiterowym. Jest to
najbardziej
rozpowszechniona
technika wytwarzania
cyfrowych układów
scalonych.

background image

Technika MOS

•W układach o dużym stopniu scalenia są
najczęściej stosowane tranzystory unipolarne
MOS. Tranzystory MOS mogą być z kanałem
typu P (nośnikami są dziury) lub z kanałem typu
N (nośnikami są elektrony). Stąd w ramach
techniki MOS można rozróżnić technikę PMOS i
NMOS.

background image

Techniki PMOS i NMOS

• Technika PMOS (ang. P-chanel Metal-Oxide-

Semiconductor) jest techniką MOS z kanałem
typu P. Jej podstawową wadą jest konieczność
stosowania kilku źródeł zasilania.

• Technika NMOS (ang. N-chanel Metal-Oxide-

Semiconductor) jest techniką MOS z kanałem
typu N. Wymaga ona mniejszej liczby napięć
zasilających niż technika PMOS.

background image

Technika ECL

•Technika ECL (ang. Emitter Coupled Logic)
należy do najszybszych technik
półprzewodnikowych, gdyż tranzystory
(bipolarne) podczas pracy nie wchodzą w obszar
nasycenia.

Technika IIL

•Ukł bipolarne zwane IIL (ang. Integrated
Injection Logic) charakteryzują się b.małą
powierzchnią zajmowaną przez pojedynczą
bramkę co umożliwia osiągnięcie dużej gęstości
upakowania w strukturze scalonej.

background image

Technika CTD

• Układy z transmisją CTD (ang. Charge

Transfer Devices) stanowią klasę elementów
półprzewodnikowych, których zasada
działania polega na zajwisku magazynowania i
transportu ładunku, reprezentującego
informację. Technika wytwarzania układów
CTD jest oparta na technologii MOS.

background image

Przygotował:

Rafał Ziarnek


Document Outline


Wyszukiwarka

Podobne podstrony:
208 komputerowa realizacja automatow skonczonych, Politechnika Wrocławska - Materiały, logika uklado
208 komputerowa realizacja automatow skonczonych 2, Politechnika Wrocławska - Materiały, logika ukla
cyfrowa realizacja ukladow dyskretnych
Wykład XI Metody opisu układów cyfrowych
203 rejestry, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdania
sprawko 11, Studia, PWR, 3 semestr, Logika układów cyfrowych, laboratoria
sprawko 3a, Studia, PWR, 3 semestr, Logika układów cyfrowych, laboratoria
sprawko 11a, Studia, PWR, 3 semestr, Logika układów cyfrowych, laboratoria
sterna,logika układów cyfrowych L, Komputerowa synteza automatu z parametrem wewnętrznym
Podstawy ukladow cyfrowych, plik7
PODZIAŁ UKŁADÓW CYFROWYCH ?FINICJE
Podział Układów Cyfrowych
sprawko 10, Studia, PWR, 3 semestr, Logika układów cyfrowych, laboratoria
sprawko 10a, Studia, PWR, 3 semestr, Logika układów cyfrowych, laboratoria
10 Stopień scalenia układów cyfrowychid 11104 ppt
Podstawy ukladow cyfrowych, plik5
203 uklady sekwencyjne 2, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdani
Cw 6 realizacja ukladow liczacych

więcej podobnych podstron