1/25/2009
architektura komputerów
w. 6
Pamięć I
Hierarchia
rejestr
szybkość
cache
pamięć
operacyjna
Czas
dostępu
pamięć
zewnętrzna
koszt
pojemność
architektura komputerów w 1 1
1/25/2009
Hierarchia
Pamięć -własności
Pojemność
u� rozmiar słowa
u� liczba słów
jednostka adresowalna
jednostka transferu
typ dostępu
u� skojarzeniowy
u� swobodny
u� bezpośredni
u� sekwencyjny
wydajność
u� czas dostępu
u� czas cyklu
u� szybkość transferu
architektura komputerów w 1 2
1/25/2009
Pamięci o dostępie swobodnym
Adres
Czas dostępu t - czas, jaki upływa
Adres 1
od momentu podania adresu komórki Adres 2
na wejścia adresowe pamięci do
y1
momentu ustalenia informacji na
wyjściu pamięci.
Matryca
Dostęp swobodny (Random pamięci
t1
Access) - czas dostępu do informacji
y2
zapisanej w komórce pamięci jest
niezależny od położenia tej komórki
w matrycy pamięci.
t2
Wyjście
Komórki
y1
y2
Pamięć. Technologie.
pamięć
:
RAM ROM
SRAM DRAM ROM PROM EPROM EEPROM
RAM - Random Access Memory
ROM - Read Only Memory
SRAM - Static RAM
DRAM - Dynamic RAM
PROM - Programmable ROM
EPROM - Erasable PROM
EEPROM - Electrically Erasable PROM
architektura komputerów w 1 3
1/25/2009
Pamięci typu ROM
X0
p
ROM
A
Xi
m �� n
Xm-1
n
Y
ROM  uniwersalny układ kombinacyjny
Pamięci typu ROM
(struktura)
D C B A
MATRYCA OR
(PROGRAMOWALNA)
1010
0111
MATRYCA AND
(STALA) y3 y2 y1 y0
architektura komputerów w 1 4
1/25/2009
Pamięci typu ROM
(struktura)
architektura komputerów w 1 5
1/25/2009
Pamięć EPROM. Technologia
Bit pamięci EPROM (struktura FAMOS)
Pamięć EPROM. Programowanie
+16V
+25V
Bit pamięci EPROM (struktura FAMOS)
architektura komputerów w 1 6
1/25/2009
Pamięć EEPROM. Technologia
Bit pamięci EEPROM (struktura FLOTOX)
Pamięć operacyjna. Technologie.
RAM charakteryzują:
pojemność
czas dostępu - czas od momentu zaadresowania do uzyskania zapisanej w komórce
informacji
organizacja:
architektura komputerów w 1 7
1/25/2009
Pamięć RAM. Organizacja.
:
wyjścia
wybierające
Matryca pamięci typu 2D
Pamięć RAM. Organizacja.
1024 linie
słow
:
Matryca 1Kx8
A0 - A9
R/W
D0 D7
Organizacja pamięci typu 2D o pojemności 1KByte
architektura komputerów w 1 8
1/25/2009
Pamięć RAM. Organizacja.
Matryca pamięci typu 3D
Pamięć RAM. Organizacja.
D7
32 linie
:
D0
A0 - A4
A0 - A9 Matryca 32 x 32 R/W
32 linie
A5 - A9
Organizacja pamięci typu 3D o pojemności 1KByte
architektura komputerów w 1 9
1/25/2009
Pamięć RAM. Organizacja.
a2 - a3
a1
a0
b1 b0
Przykładowa matryca pamięci typu 2,5D wraz z dekoderem i multiplekserami
Pamięć RAM. Organizacja.
A3 - A9
:
Matryca 128x64
A0 - A2
R/W
D0 D1 D7
Organizacja pamięci typu 2,5D o pojemności 1KByte
architektura komputerów w 1 10
1/25/2009
Pamięć S-RAM
Pamięć statyczna CY7C148 (1024x4)
Pamięć S-RAM
architektura komputerów w 1 11
1/25/2009
Pamięć S-RAM
Odczyt
" Czas dostępu
" Czas cyklu
Pamięć S-RAM
zapis
" Czas dostępu
" Czas cyklu
architektura komputerów w 1 12
1/25/2009
Pamięć DRAM. Technologia
Linia wybierająca
kondensator
Linia bitu
Bit pamięci dynamicznej
Typowa pojemność kondensatora  30-50fF (1 fF=10-3 pF = 10-15 F )
Pamięć DRAM. Technologia
zapis
+
Linia wybierająca
+ +
kondensator
- -
Linia bitu
Bit pamięci dynamicznej
architektura komputerów w 1 13
1/25/2009
Pamięć DRAM. Technologia
odczyt
+
Linia wybierająca
+ +
kondensator
- -
Linia bitu
Bit pamięci dynamicznej
Pamięć DRAM.
RAS RAS
CAS CAS
ROW COL ROW COL
WE WE
DATA DATA
Cykl odczytu i zapisu w trybie konwencjonalnym (Page Mode)
architektura komputerów w 1 14
1/25/2009
Pamięć DRAM.
Cykl odczytu i zapisu w trybie Fast Page Mode
Pamięć DRAM.
Cykl odczytu i zapisu pamięci EDO (Extendet Data Out)
Kolejny cykl pamieci może się rozpocząć zanim zakończony zostanie cykl poprzedni.
architektura komputerów w 1 15
1/25/2009
Pamięć DRAM.
Cykl odczytu pamięci BEDO (Burst EDO).
Pamięć DRAM.
Porównanie różnych typów pamięci
dynamicznych asynchronicznych
architektura komputerów w 1 16
1/25/2009
Pamięć SD RAM.
Moduły pamięci synchronicznej posiadają własne sterowniki. Zapis adresu i obiór
danych odbywa się do i z rejestrów zatrzaskowych.
Schemat blokowy pamięci SD RAM 16Mx8 (Micron Technology)
Pamięć SD RAM.
Pojemność jednego układu to 16Mbx8=128Mb
Dane pojawiają się po wpisie adresu po czasie CL.
Wewnętrzny licznik adresu i wewnętrzne zakładkowanie procesu adresacji pozwala
wystawić dane z następnej kolumny po 1 cyklu zegara
Cała matryca musi być odświeżana co 64 ms
Typowy moduł DIMM o pojemności 128MB zawiera 8 układów
architektura komputerów w 1 17
1/25/2009
Pamięć SD RAM.
Pamięć SD RAM.
Częstotliwość pracy pamięci SD-RAM
architektura komputerów w 1 18
1/25/2009
Pamięć SD RAM.
standard Memory Cycle I/O Bus Data transfers JEDEC standard Module Peak
name clock time clock per second VDDQ voltage name transfer rate
DDR-200 100 MHz 10 ns [1] 100 MHz 200 Million 2.5v +/- 0.2v PC-1600 1600MB/s
DDR-266 133 MHz 7.5 ns 133 MHz 266 Million 2.5v +/- 0.2v PC-2100 2100 MB/s
DDR-300 150 MHz 6.67 ns 150 MHz 300 Million Not a JEDEC standard PC-2400 2400 MB/s
DDR-333 166 MHz 6 ns 166 MHz 333 Million 2.5v +/- 0.2v PC-2700 2700 MB/s
DDR-400 200 MHz 5 ns 200 MHz 400 Million 2.6v +/- 0.1v PC-3200 3200 MB/s
Pamięć SD RAM.
standard Memory Cycle I/O Bus Data transfers Peak transfer
name clock time clock per second Module name rate
DDR3-800 100 MHz 10 ns 400 MHz 800 Million PC3-6400 6400 MB/s
DDR3-1066 133 MHz 7.5 ns 533 MHz 1066 Million PC3-8500 8533 MB/s
DDR3-1333 166 MHz 6 ns 667 MHz 1333 Million PC3-10600 10667 MB/s
DDR3-1600 200 MHz 5 ns 800 MHz 1600 Million PC3-12800 12800 MB/s
architektura komputerów w 1 19
1/25/2009
Inne moduły pamięciowe
Pamięć FIFO, LIFO itp.
Zapis i odczyt następują na niezależnych wejściach i wyjściach pamięci
Kolejność odczytu jest zależna od kolejności zapisu
Parametry:
Głębokość pamięci
Czas przejścia tj
Konstrukcja
W oparciu o rejestr przesuwający
W oparciu o pamięć RAM
Inne moduły pamięciowe
Pamięć skojarzeniowa.Zasada działania
Sygnał zgodności e =� 1 uzyskuje się przy zgodności słowa wzorcowego i słowa
pamięci
n-�1
e =� pj �� qj
��
j=�0
architektura komputerów w 1 20
1/25/2009
Inne moduły pamięciowe
Pamięć skojarzeniowa
Budowa komórki pamięci skojarzeniowej
architektura komputerów w 1 21