AKADEMIA GÓRNICZO–HUTNICZA

WYDZIAŁ ELKTROTECHNIKI,

AUTOMATYKI, INFORMATYKI I ELEKTRONIKI

PROJEKT nr 6

Podstawy Sterowania Logicznego

PROGRAMOWALNY DZIELNIK CZĘSTOTLIWOŚCI

PROWADZĄCY: WYKONANIE:

dr inż. Andrzej Ożadowicz Monika Turowska

Kamil Chemicz

Marek Brdej

Kraków, styczeń 2012

1. WPROWADZENIE

   1. Cel projektu:

Celem projektu jest opracowanie układu dzielnika częstotliwości o zadanym współczynniku podziału.

1.2 Schemat blokowy, wejścia i wyjścia układu:

Schemat blokowy dzielnika częstotliwości jest pokazany na rysunku 1.

Rys. 1. Schemat blokowy dzielnika

1.3 Wejścia i wyjścia układu:

W tabeli 1 są zestawione wejścia i wyjścia bloku.

Sygnały (y)	We/Wy	Opis
D0-D2	We	Współczynnik podziału (liczba 3-bitowa)
Clk	We	Zegar
Q	Wy	Wyjście sygnału

Tabela 1. Sygnały wejściowe i wyjściowe

1.4. Przerzutniki:

Przerzutnik - jest to podstawowy element pamiętający każdego układu cyfrowego, przeznaczonego do przechowywania i ewentualnego przetwarzania informacji. Przerzutnik współtworzy najniższe piętro struktury układu i zdolny jest do zapamiętania jednego bitu informacji.

Przerzutniki dzielimy na:

• synchroniczne

• asynchroniczne

Przerzutniki synchroniczne - takie, w których występuje, (co najmniej jeden) wyróżniony sygnał zwany przebiegiem zegarowym, taktującym lub synchronizującym. Przebieg ten wyznacza cykl pracy układu, a jego okres stanowi umowną jednostkę czasu, sygnał zegarowy określa chwile, w których stany wejść oddziałują na układ. Chwile te są

wyznaczane przez zbocze dodatnie bądź ujemne przebiegu taktującego, dlatego mówimy

o synchronizacji układu zboczem narastającym lub opadającym. W chwilach tych stan

innych wejść nie powinien się zmieniać. Odcinek czasu pomiędzy dwoma kolejnymi

zboczami aktywnymi sygnału zegarowego jest nazywany okresem.

Przerzutniki asynchroniczne - każda zmiana stanu wejść układu oddziałuje na układ, powodując jego reakcję. Układy synchroniczne z racji oddziaływania wejść na wyjścia tylko w chwilach określonych przez sygnał zegarowy są układami bardziej odpornymi na zakłócenia niż układy asynchroniczne.

Przerzutnik synchroniczny typu JK:

Symbol graficzny oraz tablicę wzbudzeń przedstawia rysunek:

Przerzutnik ma dwa wejścia informacyjne oznaczone literami J i K oraz wejście

zegarowe C. Wejście J = 1 ustawia przerzutnik w stan 1, a wejście K = 1 ustawia

przerzutnik w stan 0. Dla stanu J = 0 i K = 0 przerzutnik ten pamięta stan poprzedni.

Podanie stanu J = 1 i K = 1 sprawia, przerzutnik zmienia swój stan na przeciwny w

stosunku do poprzedniego.

Przerzutnik typu T:

Przerzutnik typu T to taki przerzutnik, który po podaniu wartości logicznej 1 na wejście T i wyzwoleniu zboczem sygnału zegarowego, zmienia stan wyjść na przeciwny. Podanie 0 na wejście T powoduje zachowanie bieżącego stanu przerzutnika.

W naszym układzie został on stworzony poprzez modyfikację przerzutnika JK tak jak na schemacie obok.

1. REALIZACJA PROJEKTU

2.1 Idea działania układu i funkcjonalny schemat blokowy:

Dzielnik zrealizowany został na przerzutnikach typu JK. Częstotliwość wejściowa zostaje dzielona przez wybrany współczynnik deklarowany na trzech bitach. Dzielnik umożliwia dzielenie częstotliwości przez dowolną liczbę naturalną do ośmiu.

W celu zaprezentowania działania układu został on przedstawiony w postaci bloczków pełniących różne funkcje, które odpowiednio połączone tworzą funkcjonalną całość.

2.2 Dzielniki przez 2, 4, 8:

Dzielnik częstotliwości przez 2 został zrealizowany w bardzo prosty sposób dzięki użyciu jednego przerzutnika typu T (zrealizowanego na przerzutniku JK).

Przerzutnik w takim połączeniu reaguje przy wysokich stanach na wejściach J i K zmieniając stan wyjścia Q na przeciwny tylko przy zboczu narastającym (lub opadającym), co zależy od konstrukcji dzielnika.

Dzielniki przez kolejne potęgi 2 możemy otrzymać, w bardzo prosty sposób, łącząc przerzutniki łańcuchowo:

2.3 Dzielniki przez 3, 6:

Tworząc dowolny dzielnik, w pierwszym kroku obliczamy potrzebną liczbę przerzutników ze wzoru:

x ≤ 2ⁿ

gdzie:

x - współczynnik dzielenia,

n - liczba przerzutników

Z powyższego wzoru wynika, iż dla dzielnika przez 3 musimy użyć dwóch przerzutników.

Następnym krokiem jest utworzenie tablicy prawdy dla układu:

Q1	Q0	J1	K1	J0	K0
0	0	0	-	1	-
0	1	1	-	-	0
1	1	-	1	-	1

Na jej podstawie tworzymy tablice Karnaugh’a dla każdego wejścia obydwu przerzutników:

J0	Q0
Q1	0
0	1
1	-

K0	Q0
Q1	0
0	-
1	-

J1	Q0
Q1	0
0	0
1	-

K1	Q0
Q1	0
0	-
1	-

Równania wejść:

J0 = 1

K0 = Q1

J1 = Q0

K1 = 1

Wejścia i wyjścia przerzutników łączymy zgodnie z równaniami:

Dzielnik przez 6 zrealizowaliśmy poprzez kombinację układu dzielącego przez 3 i przez 2.

2.4 Dzielnik przez 5:

Dzielnik tworzony sposobem analogicznym jak w punkcie 2.3.

W tym przypadku potrzebujemy 3 przerzutniki. Zwiększa nam to tablicę prawdy, a co za tym idzie ilość tablic Karnaugh’a oraz równań wejść.

Tablica prawdy:

Q2	Q1	Q0	J2	K2	J1	K1	J0	K0
0	0	0	0	-	0	-	1	-
0	0	1	0	-	1	-	-	1
0	1	0	1	-	-	0	0	-
1	1	0	-	0	-	1	1	-
1	0	1	-	1	0	-	-	1

Tablice Karnaugh’a:

J0	Q1Q0
Q2	00
0	1
1	-

K0	Q1Q0
Q2	00
0	-
1	-

J1	Q1Q0
Q2	00
0	0
1	-

K1	Q1Q0
Q2	00
0	-
1	-

J2	Q1Q0
Q2	00
0	0
1	-

K2	Q1Q0
Q2	00
0	-
1	-

Równania wejść:

$$J0 = \overline{Q1} + Q2$$

K0 = 1

$$J1 = Q0*\overline{Q2}$$

K1 = Q2

J2 = Q1

$$K2 = \overline{Q1}$$

2.5 Dzielnik przez 7:

Dzielnik tworzony sposobem analogicznym, w tym przypadku potrzebujemy 4 przerzutniki.

Tablica prawdy:

Q3	Q2	Q1	Q0	J3	K3	J2	K2	J1	K1	J0	K0
0	0	0	0	0	-	0	-	0	-	1	-
0	0	0	1	0	-	0	-	1	-	-	1
0	0	1	0	0	-	1	-	-	1	0	-
0	1	0	0	1	-	-	1	0	-	0	-
1	0	0	0	-	0	0	-	0	-	1	-
1	0	0	1	-	0	0	-	1	-	-	1
1	0	1	0	-	1	0	-	-	1	0	-

Tablice Karnaugh’a:

J0	Q1Q0
Q3Q2	0
00	1
01	0
11	-
10	1

K0	Q1Q0
Q3Q2	00
00	-
01	-
11	-
10	-

J1	Q1Q0
Q3Q2	00
00	0
01	0
11	-
10	0

K1	Q1Q0
Q3Q2	00
00	-
01	-
11	-
10	-

K2	Q1Q0
Q3Q2	00
00	-
01	1
11	-
10	-

J2	Q1Q0
Q3Q2	00
00	0
01	-
11	-
10	0

J3	Q1Q0
Q3Q2	00
00	0
01	1
11	-
10	-

K3	Q1Q0
Q3Q2	00
00	-
01	-
11	-
10	0

Równania wejść:

$$J0 = \overline{Q1}*\overline{Q2}$$

K0 = 1

J1 = Q0

K1 = 1

$$J2 = Q1*\overline{Q3}$$

K2 = 1

J3 = Q2

K3 = Q1

2.6. Przebiegi czasowe układów:

2.7 Układ wybierający wejście:

Na włączniku trzybitowym wybieramy pożądany współczynnik dzielenia zgodnie z kodem binarnym (wyjątek – 000 odpowiada 8).

Układ bramek odpowiednio załącza wyjście wybranego dzielnika.

2.8 Grafy przejść:

2.7 Tablice przejść dla układów sekwencyjnych:

2.8 Schemat ideowy układu rozrysowany do poziomu bramek i przerzutników:

(na schematach można stosować złożone bloki np. rejestry, liczniki itp., ale muszą być one następnie narysowane na oddzielnym rysunku)

2.9. Przebiegi czasowe w zaprojektowanym układzie:

1. WNIOSKI