Spis treści

Wstęp i cel pracy

wstęp i cel pracy

Niniejsza praca ma na celu zaprezentowanie systemu mikroprocesorowego zbudowanego w oparciu o magistralę I²C. Konsola zawiera moduł bazowy z kontrolerem jednoukładowym 80C552 realizującym sprzętową obsługę magistrali. Do szyny I²C dołączono układy peryferyjne w postaci modułów: zegara czasu rzeczywistego, pamięci EEPROM, wyświetlacza LCD, klawiatury oraz linijki diodowej. Dodatkowo do pracy dołączono interfejs sprzętowy umożliwiający komunikację systemu z komputerem PC przez port równoległy emulujący magistralę I²C, uzupełniony o odpowiednie oprogramowanie. Konsola może być wykorzystywana podczas różnego rodzaju zajęć dydaktycznych dotyczących działania magistrali I²C. Jako dodatek do opracowania dołączone są tematy przykładowych ćwiczeń możliwych do wykonania przy wykorzystaniu przedmiotowej konsoli.

Konsola wyposażona jest w oprogramowanie stanowiące system operacyjny dający możliwość komunikacji z użytkownikiem za pośrednictwem układów peryferyjnych.

Praktyczną funkcją systemu jest realizacja miernika temperatury z rozbudowanym zakresem funkcji pomiarowych. Program sterujący pracą systemu znajduje się w zewnętrznej pamięci kodu kontrolera '552.

System posiada własny stabilizowany zasilacz oraz baterię podtrzymującą działanie układu zegara czasu rzeczywistego w okresie gdy właściwe zasilanie jest wyłączone.

Rozdział 1
Magistrala I²C

Potrzeba stosowania transmisji szeregowej występuje nie tylko przy dużych odległościach przesyłania danych ale również w przypadku systemów o niewielkim rozproszeniu. W szczególności może ona okazać się bardzo dobrym wyborem nawet wtedy, gdy należy połączyć układy ze sobą blisko sąsiadujące. Prowadzi to do znacznej redukcji ilości połączeń, co upraszcza obwody drukowane, złącza oraz zmniejsza powierzchnię modułów.

Interfejs Inter IC BUS (I²CBUS) opracowany został w firmie Philips w celu synchronicznej komunikacji szeregowej pomiędzy urządzeniami tworzącymi pewien zestaw (na przykład aparatura audio-video), modułami w ramach urządzenia, jak również układami scalonymi na płytce. Wymaga on jednak stosunkowo złożonego sterowania, co sprawia, że trudno byłoby zrealizować obsługę interfejsu w ramach urządzenia z jednym mikroprocesorem. Mikroprocesor stale zajęty monitorowaniem łącza transmisyjnego, generacją sygnałów synchronizujących, wprowadzaniem lub wyprowadzaniem danych do/z linii magistrali, rozpoznawaniem adresów itp., miałby niewiele czasu na realizację programu użytkowego. Firma Philips opracowała w tym celu specjalne układy kontrolerów interfejsu szeregowego (SIO), w które wyposaża wiele układów scalonych. Dzięki temu możliwe jest łatwe wykorzystanie interfejsu I²CBUS:

• w układach mikroprocesorowych,

• w sterownikach opartych na mikrokontrolerach jednoukładowych,

• w sterownikach wyświetlaczy LCD,

• do sterowania pamięciami RAM, EPROM, układami I/O,

• w cyfrowej syntezie częstotliwości i przetwarzaniu sygnałów stosowanych w telekomunikacji (na przykład telefony z akustycznym wyborem numeru), sprzęcie elektroakustycznym i video.

Podstawowe zalety interfejsu I²CBUS to:

• Budowa układów zawierających interfejs I²CBUS jest zgodna z nowoczesnym stylem projektowania układów elektronicznych polegającym na bezpośrednim przejściu z diagramu blokowego na schemat ideowy.

• Nie ma potrzeby projektowania układów sprzęgających, ponieważ znajdują się one już w układach odpowiedzialnych za transmisję.

• Układy sterujące są bardzo uniwersalne, co pozwala na ich szerokie zastosowanie.

• Dodatkowe układy korzystające z magistrali mogą być dodawane lub wyłączane bez jakiejkolwiek ingerencji w pozostały układ połączeń na magistrali.

• Transmisja magistralą I²C jest wysoce odporna na zakłócenia zewnętrzne.

• Dostępność układów w wersji CMOS pozwala na ich stosowanie w urządzeniach o ograniczonej mocy zasilania.

• Połączenia na magistrali składają się z tylko dwóch przewodów, ograniczając w ten sposób liczbę ogólnych połączeń w urządzeniu.

• Całkowicie zintegrowany protokół eliminuje potrzebę stosowania dodatkowych układów, na przykład dekodujących adresy na magistrali.

• Diagnostyka i wykrycie błędów jest proste i łatwe do analizy.

• Na magistrali może znajdować się wiele urządzeń typu master, umożliwiając kontrolę gotowych układów przez zewnętrzny mikrokomputer.

1.1. Ogólna charakterystyka interfejsu I²CBUS

Magistrala I²CBUS składa się z dwóch linii, które umożliwiają przesyłanie danych między dowolnymi urządzeniami podłączonymi do magistrali. Każde z urządzeń rozpozna­wane jest przez unikalny adres przesyłany przeważnie na początku transmisji. Urządzenia mogą być nadawcami lub odbiorcami, w zależności od pełnionej funkcji w systemie. Na przykład zwykły sterownik wyświetlacza LCD jest tylko odbiorcą danych, natomiast układy pamięciowe mogą dane zarówno przyjmować jak i nadawać. Oprócz podziału na nadajniki i odbiorniki, przypisuje się jeszcze urządzeniom pewien status, przy czym wyróżnia się dwa statusy master i slave. Master to urządzenie, które inicjuje i prowadzi transmisję danych generując sygnały zegarowe. Dowolne poprawnie zaadresowane urządzenie nazywane jest slave.

Interfejs I²CBUS pozwala na podłączenie do magistrali kilku urządzeń o statusie master. Oznacza to, że w systemie może się znaleźć kilka urządzeń potrafiących przejąć sterowanie sygnałami na magistrali. Dobrym przykładem jest układ składający się z dwóch równo­rzędnych mikrokomputerów jednoukładowych komunikujących się ze sobą.

Należy pamiętać, że nie ma stałej zależności master to nadawca, a slave to odbiorca. Odbiorcą może również być urządzenie o statusie master odbierające tylko nadawane dane przez uprzednio zaadresowane urządzenie typu slave.

Obecność kilku urządzeń master sterujących sygnałami na magistrali mogłaby spowo­dować przekłamania danych (kolizję). W systemie I²CBUS problem ten rozwiązano stosując arbitraż oparty na metodzie „iloczynu na drucie”, która wykorzystuje sposób podłączenia układów do magistrali. Jeśli dwa lub więcej urządzeń stara się wysłać jednocześnie dane na magistralę, to pierwsze które wyśle jedynkę, podczas gdy inne będą wysyłać zero, utraci kontrolę nad dostępem do łącza.

Sygnał zegarowy na magistrali generowany jest zawsze przez urządzenie master, nawet w sytuacji, gdy urządzenie to odbiera dane. Jedynymi wyjątkami, w których inne urządzenia ingerują w przebieg sygnału zegarowego, jest proces arbitrażu oraz przypadek, gdy wolne urządzenie odbiorcze chce obniżyć szybkość transmisji wymuszając niski poziom na linii SCL.

Normalna szybkość transmisji w systemie I²CBUS wynosi 100 kbit/s. Na magistrali można zaadresować do 128 urządzeń. Wraz z rozwojem technologii oraz zwiększeniem liczby przesyłanych danych, firma Philips umożliwiła pracę z szybkością transmisji wynoszącą 400 kbit/s. W celu rozwiązania przyszłych problemów, wzrosła też przestrzeń adresowa do 1024 urządzeń. Obecnie produkowane układy są wyposażane w sterowniki spełniające te rozszerzone wymagania.

1.2. Magistrala szeregowa

Szeregowa magistrala interfejsu I²CBUS składa się z dwóch, dwukierunkowych linii: jednej dla sygnału danych (Serial Data - SDA) oraz drugiej dla sygnału zegarowego (Serial Clock - SCL). Dla zapewnienia poprawnej wymiany informacji przez magistralę zdefinio­wano następujący protokół:

1. Inicjalizacja transmisji danych może nastąpić tylko wtedy, gdy magistrala nie jest zajęta.

2. Podczas transmisji danych, sygnał na linii SDA musi być stabilny (nie może się zmieniać), gdy stan sygnału na linii SCL jest H. Zmiany sygnału na linii SDA podczas wysokiego stanu na linii SCL są interpretowane jako sygnały sterujące (control). W związku z tym określono następujące warunki na magistrali:

• magistrala nie zajęta (Bus Not Busy) - linie SDA i SCL są w stanie H,

• start transmisji danych - zmiana stanu linii SDA z H na L, doko­nana podczas wysokiego stanu linii SCL,

• stop (zatrzymanie) transmisji danych - zmiana stanu na linii SDA, z L na H dokonana podczas wysokiego stanu linii SCL,

• dane ważne (Data Valid) - stany sygnału na linii SDA reprezentują „dane ważne”, gdy (po wystąpieniu warunku startu) pozostają stabilne przez czas trwania stanu H linii SCL. Zmiana danych w linii SDA może nastąpić podczas trwania stanu niskiego linii SCL. Na rysunku 1 przedstawiono sekwencję zdarzeń zachodzących podczas transmisji informacji na magistrali I²C. Każda transmisja inicjowana jest poprzez wystąpienie warunku start i kończona poprzez wystąpienie warunku stop.

Rysunek 1.
Magistrala interfejsu I²C.

Wykrycie warunków start i stop jest zadaniem sterownika magistrali I²CBUS. Jeżeli nie wykorzystuje się specjalizowanego sterownika, należy testować stan linii SDA przynajmniej dwa razy częściej niż okres sygnału zegara na linii SCL.

1.3. Synchronizacja wymiany danych na magistrali I²CBUS

Sygnalizacja początku i końca transmisji

Jak już powiedziano, znacznikami początku i końca transmisji są odpowiednio warunki start i stop. Ilość bitów transmitowanych pomiędzy startem i stopem nie jest limitowana.

Postać przesyłanych danych

Każdy bajt wysyłany linią SDA ma długość 8 bitów. Liczba bajtów po rozpoczęciu transmisji do jej zakończenia jest dowolna. Każdy wysłany bajt musi być potwierdzony przez odbiornik. Dane wysyłane są od najstarszego bitu do najmłodszego. Jeśli odbiornik nie jest w stanie przyjąć kolejnego kompletnego bajtu, to dla poinformowania nadajnika i zwolnienia transmisji ustala stan niski na linii zegara SCL. Wznowienie transmisji może nastąpić natychmiast po tym, jak odbiornik zwolni linię SCL, usuwając z niej stan niski.

Potwierdzenia danych

Na magistrali I²CBUS niezbędne są potwierdzenia przesyłanych danych, które wysta­wiane są po przesłaniu każdego bajtu. Urządzenie master zobowiązane jest do generowania dodatkowego taktu sygnału zegarowego dla uchwycenia bitu potwierdzenia. W czasie potwierdzenia, nadajnik ustawia swoje wyjście danych na H, co umożliwia odbiornikowi wysłanie potwierdzenia poprzez wymuszenie niskiego stanu na linii SDA. Potwierdzenie pojawia się w czasie trwania wspomnianego, dodatkowego taktu zegarowego.

Mogą jednak wystąpić sytuacje, w których potwierdzenia nie będą wystawiane. Jeśli odbiornik slave nie potwierdził wysłanego do niego adresu własnego (na przykład z powodu wykonywania jakiejś funkcji czasu rzeczywistego) lub któregokolwiek z przesyłanych następnie bajtów, to linię SDA powinien pozostawić w stanie wysokim, a urządzenie master powinno wysłać warunek stop.

Jeśli odbiornik master przyjmuje dane, to powinien sygnalizować nadajnikowi koniec danych przez nie potwierdzenie ostatniego bajtu danych. Nadajnik pozostawia linię SDA w stanie wysokim, umożliwiając urządzeniu master zakończenie transmisji warunkiem stop.

1.4. Arbitraż

W systemie I²CBUS może dojść do sytuacji, że więcej niż jedno urządzenie zechce przejąć kontrolę nad łączem (być masterem). Zdefiniowano więc specjalną procedurę arbitrażową, która wyłania jednego mastera spośród urządzeń rywalizujących o sterowanie transmisją. Arbitraż oparto na zasadzie kontroli zgodności stanu linii SDA z wartością logiczną bitu wyprowadzanego przez dane urządzenie. Odczyty stanu linii SDA odbywają się w ściśle określonych momentach wyznaczanych sygnałem zegarowym.

Trzeba pamiętać, że podczas arbitrażu dwa lub więcej urządzenia wyprowadzają swoje bity na linię danych i może się zdarzyć, że gdy jedno wyprowadza jedynkę, to drugie wyprowadza zero. Na linii SDA w takim przypadku ustali się stan L, ponieważ dla podłączonych do tej linii urządzeń realizuje ona funkcję iloczynu na drucie. Urządzenie, które chciało wyprowadzić jedynkę, po stwierdzeniu, że na linii SDA jest zero, wypada z arbitrażu (wyłącza swoje wyjście). Widać więc, że przedstawione rozwiązanie preferuje urządzenie, które w czasie arbitrażu wysyła najniższą wartość binarną.

Dla poprawnego przeprowadzenia arbitrażu konieczna jest synchronizacja sygnałów zegarowych urządzeń, które walczą o sterowanie transmisją. Wszystkie urządzenia generują swoje własne sygnały zegarowe na linii SCL umożliwiając przesył danych oraz potwier­dzenia. Dane na linii SDA są ważne tylko dla wysokiego stanu linii zegara. Synchronizację przesyłu danych uzyskuje się poprzez wykorzystanie funkcji iloczynu na drucie, tym razem realizowanej na linii SCL. Linia SCL będzie tak długo w stanie niskim, aż wszystkie urządzenia nie zwolnią tej linii. Długość stanu wysokiego na linii SCL jest zatem określona przez czas trwania najkrótszego okresu spośród sygnałów zegarowych, a długość stanu niskiego przez czas trwania najdłuższego okresu spośród sygnałów zegarowych.

Urządzenie master, które utraciło kontrolę nad magistralą, może generować tylko sygnały zegarowe do końca bajtu, przy którym utraciło kontrolę. Arbitraż nie jest dozwolony w trakcie powtarzanego warunku START lub STOP.

1.5. Przebieg transmisji

Transmisję rozpoczyna warunek start, po którym zostaje wysłany siedmiobitowy adres urządzenia slave. Kierunek przesyłu danych określa bit R/W wyprowadzany w następnej kolejności. Zerowa wartość tego bitu oznacza nadawanie do urządzenia slave (operacja zapisu), natomiast jeden, oczekiwanie na dane z urządzenia slave (operacja odczytu). Dalej odbywa się właściwa wymiana danych, potwierdzana przez odbiornik impulsami ACK po skompletowaniu każdego bajtu. Koniec transmisji wyznacza warunek stop. Na rysunku 2 przedstawiono pełny transfer danych na magistrali I²CBUS.

Rysunek 2.
Pełny transfer danych na magistrali I²CBUS

Możliwe są trzy formaty transmisji. Na rysunku 3 przedstawiono sytuację, w której urządzenie master jest nadawcą a slave odbiorcą danych.

Drugi przypadek, w którym master zaraz po zaadresowaniu urządzenia slave przechodzi do odbioru danych pokazuje rysunek 4

Trzeci format, będący kombinacją dwóch poprzednich, ma miejsce, gdy w czasie jednej transmisji następują zmiany kierunku przepływu danych. Przed każdą zmianą musi być ponownie generowany sygnał start, adres urządzenia slave oraz nowa wartość bitu kierunku (rysunek 5).

Rysunek 3.
Format transmisji: master - nadawca, slave - odbiorca.

Rysunek 4.
Format transmisji: master - odbiorca, slave - nadawca.

Rysunek 5.
Format transmisji ze zmianą kierunku nadawania.

1.6. Adresowanie urządzeń

Po warunku start rozpoczynającym transmisję, zostaje wysłany bajt, w którym siedem bitów reprezentuje adres urządzenia slave, a najmniej znaczący bit (LSB) określa kierunek transmisji. Wszystkie urządzenia po wykryciu warunku start porównują odebrany adres ze swoim adresem sprzętowym. Rozpoznanie adresu własnego oznacza zaadresowanie urządzenia jako odbiornik slave lub nadajnik slave, w zależności od bitu R/W.

W niektórych urządzeniach adres własny składa się z dwóch części: stałej oraz prog­ramowalnej. Taki przypadek występuje w układach scalonych o niedużej inteligencji, wyposażonych w proste sterowniki interfejsu. Kilka starszych bitów adresu (zazwyczaj od 4 do 6) jest ustawionych na stałe przez producenta, a pozostałe młodsze bity użytkownik może zaprogramować poprzez łączenie ich wyprowadzeń do zasilania lub masy. Ilość bitów programowalnych ogranicza ilość układów tego samego typu (a więc posiadających identyczną stałą część adresu), które mogą być jednocześnie podłączone do magistrali. Trzy bity programowalne pozwalają na połączenie do ośmiu układów tego samego typu.

Pewnym wyjątkiem w sposobie adresowania jest adres rozgłoszeniowy (general call), który powoduje zaadresowanie wszystkich urządzeń w systemie. Adres ten, przynajmniej teoretycznie, powinien być potwierdzony przez wszystkie urządzenia. Niektóre urządzenia mogą być jednak niewrażliwe na ten sposób adresowania. Po adresie rozgłoszeniowym wysłany zostaje drugi bajt określający polecenie. Procedura ta zostanie dokładniej wyjaś­niona w dalszej części rozdziału.

W interfejsie I²CBUS zarezerwowano dwie grupy po osiem adresów do celów przedsta­wionych w tabeli 1. Są to adresy o wartości OOOOXXX[R/W] oraz 11110XX[R/W], gdzie X równa się 0 lub 1, a R/W oznacza bit kierunku. Dla pierwszej grupy zdefiniowane są następujące zadania:

Adresacja rozgłoszeniowa

Wartość bajtu adresowego 0000 000 0.

Urządzenie reagujące na adres rozgłoszeniowy potwierdza jego odbiór i dalej zachowuje się jak odbiorca slave. Urządzenia „nie zainteresowane” rozgłaszaną informacją mogą nie potwierdzać adresu rozgłoszeniowego. Jeżeli urządzenie nie jest w stanie przetworzyć kolejnych bajtów w bloku rozgłoszeniowym, nie może wystawiać potwierdzeń.

Po adresie rozgłoszeniowym wysyłany jest drugi bajt, który określa znaczenie rozgłoszenia. Występują tutaj dwa przypadki rozróżniane stanem najmłodszego bitu wspomnianego, drugiego bajtu:

1. Bit LSB drugiego bajtu = 0. Wartość drugiego bajtu może wynosić 00000110 (06h), co oznacza inicjalizację (reset) układu oraz zapis programowalnej części adresu sprzętowego urządzenia, lub 00000100 (04h), co oznacza jedynie zapis programo­walnej części adresu sprzętowego urządzenia bez inicjalizacji.

Sekwencja programowania zależy od konkretnego urządzenia i jest podawana w jego materiałach katalogowych.

2. Bit LSB drugiego bajtu = 1. Drugi bajt z LSB=1 stanowi ogólne sprzętowe wywoła­nie (hardware general call), co oznacza, że sekwencja jest wysyłana przez sprzętowe urządzenie master (hardware master). Układy takie (na przykład scalony sterownik klawiatury) posiadają bardzo prosty kontroler interfejsu, niezdolny do przesyłania adresów slave. Skoro więc sprzętowe urządzenie master nie zna przeznaczenia wysyłanych przez siebie danych, może tylko wygenerować ogólne sprzętowe wywołanie oraz swój własny adres umożliwiający jego identyfikację w systemie.

Tablica 1.
Znaczenie pierwszego bajtu

Adres slave	Bit R/W	Opis
0000 000	0	Adres rozgłoszeniowy
0000 000	1	Bajt startowy
0000 001	X	Adres zarezerwowany dla urządzeń pracujących w standardzie CBUS
0000 010	X	Adres zarezerwowany dla innych formatów transmisji
0000 011	X	Zarezerwowane dla przyszłych potrzeb
0000 1XX	X
1111 1XX	X
1111 0XX	X	Adres dla dziesięciobitowego trybu adresowania (rozszerzony I^2CBUS)

Siedem starszych bitów drugiego bajtu reprezentuje zatem adres sprzętowego urządzenia master. Adres ten rozpoznany zostaje przez inteligentne urządzenie podłączone do magis­trali, na przykład mikrokontroler, który przejmuje dane wysyłane przez sprzętowe urządzenie master i skierowuje je do wybranego urządzenia slave. Jeżeli sprzętowe urządzenie master może działać jako slave, to jego adres slave jest taki sam jak adres master (rysunek 6).

Rysunek 6.
Blok rozgloszeniowy

W niektórych systemach możliwa jest nieco inna praca sprzętowego urządzenia master. Bezpośrednio po inicjalizacji zostaje ono ustawione w tryb odbiornik slave. Master konfigurujący system powiadamia następnie sprzętowe urządzenie master pod jaki adres wysyłane przez niego dane mają trafić (dump address). Po wykonaniu wspomnianej procedury programującej, sprzętowe urządzenie master pozostaje w trybie master nadawca (rysunek 7).

Rysunek 7.
Transmisja danych przez sprzętowe urządzenie master z ustalonym wcześniej adresem docelowym:
a - wystanie adresu docelowego przez master- konfigurujący system;
b - wysłanie danych przez sprzętowe urządzenie master

Bajt startowy

Inteligentne urządzenia, takie jak mikrokontrolery jednoukładowe, mogą posiadać specjalizowany sterownik interfejsu I²CBUS, który bez angażowania CPU monitoruje magistralę. Wychwytuje on wszystkie warunki, sprawdza adresy i komunikuje się z proce­sorem (zazwyczaj przez przerwania) na ogół wtedy, gdy chce zapisać lub odczytać bajt do/z akumulatora. Jeżeli urządzenie mikroprocesorowe nie posiada sterownika interfejsu, to samo musi monitorować magistralę i rozpoznawać wszystkie warunki. Próbkowanie magistrali należy przeprowadzać z dużą częstotliwością, przynajmniej dwa razy większą niż często­tliwość zegara na linii SCL. Zadanie to bardzo angażuje procesor urządzenia, który nie ma czasu na realizację innych funkcji.

Aby odciążyć CPU mikrokontrolerów nie posiadających sprzętowego sterownika interfejsu od próbkowania magistrali z dużą częstotliwością, wprowadzono specjalną procedurę startową, znacznie dłuższą od normalnego warunku start (rysunek 8). Procedura ta składa się z:

• normalnego warunku start (S),

• bajtu startowego 00000001,

• impulsu potwierdzenia ACK,

• powtórzonego warunku start (Sr).

Po wysłaniu warunku start przez urządzenie master żądające dostępu do magistrali, generowany jest bajt startowy. Inny mikrokontroler (nie wyposażony w sterownik interfejsu) może próbkować linię SDA ze stosunkowo małą częstotliwością, taką jednak aby zdążył wykryć któreś z siedmiu zer bajtu startowego. Po detekcji niskiego poziomu na linii SDA, mikrokontroler powinien zmienić szybkość próbkowania magistrali na wyższą, pozwalającą na rozpoznanie powtórzonego warunku start (Sr), który jest już normalnym warunkiem synchronizacyjnym.

Sterownik sprzętowy interfejsu I²CBUS zostanie wyzerowany po odebraniu Sr, co oznacza zignorowanie bajtu startowego.

Po bajcie startowym generowany jest impuls potwierdzenia, lecz nie przez urządzenie odbierające, a przez sam nadajnik. Chodzi tu o zachowanie zasady potwierdzania każdego bajtu. Bajt startowy nie może być potwierdzany przez żadne urządzenie odbierające.

Rysunek 8.
Procedura startowa oparta na bajcie startowym

1.7. Metody podłączania urządzeń do magistrali

Dopuszcza się przyłączenie do magistrali układów wykonanych w różnych technologiach. Każdy układ posiadający określone na stałe poziomy napięć wejściowych (max 1,5 V dla stanu L i od 3 V do 5 V dla stanu H) może mieć swoje odrębne źródło zasilania. Wymaga się tylko podłączenia każdej z linii magistrali do 5 V ± 10% przez odpowiednie rezystory podciągające R_P (rysunek 9).

W przypadku układów o poziomach napięć wejściowych zależnych od V_DD, powinno istnieć jedno źródło zasilania, do którego podłączone są linie magistrali przez odpowiednie rezystory podciągające (rysunek 10).

W sytuacji podłączenia do magistrali zarówno układów o określonych na stałe po­ziomach wejściowych, jak i układów o poziomach zależnych od napięcia V_DD, te ostatnie muszą być zasilane ze wspólnego źródła napięcia 5V ±10% oraz posiadać podłączenie linii SDA i SCL do napięcia zasilającego przez rezystory R_P (rysunek 11).

Rysunek 9.
Podłączenie do magistrali układów o określonych na stałe poziomach wejściowych.

Rysunek 10.
Podłączenie do magistrali układów o poziomach wejściowych zależnych od V_DD.

Rysunek 11.
Mieszane podłączenie urządzeń o określonych na stałe poziomach wejściowych z urządzeniami o poziomach zależnych od napięcia zasilającego.

Rysunek 12.
Zabezpieczenie wejść układów przed wysokonapięciowymi impulsami.

W celu zabezpieczenia wejść układów przed wysokonapięciowymi impulsami, które mogą pojawić się na magistrali, należy podłączać wejścia układów do linii SDA i SCL przez rezystory szeregowe R_S o typowej wartości około 300 Ω (rysunek 12).

Maksymalne i minimalne wartości rezystorów R_P i R_S

Wartości rezystorów R_P, oraz R_S zależą od następujących parametrów:

• napięcia zasilania,

• pojemności linii magistrali,

• ilości podłączonych urządzeń do magistrali.

Napięcie zasilania ogranicza minimalną wartość rezystorów R_P, które należy tak dobrać, aby nie zostało przekroczone napięcie V_0Lmax = 0,4 V przy obciążeniu prądem 3 mA (V_0L - niski poziom napięcia na wyjściu).

Maksymalną wartość R_P ograniczają:

• pojemność linii magistrali (złożona z pojemności przewodów, złącz oraz wejścia-wyjścia układów) ze względu na wymaganie nie przekroczenia określonej wartości czasu narastania,

• całkowity prąd wejściowy w stanie wysokim (dla jednego wejścia/wyjścia max 10 µA), ze względu na zachowanie marginesu zakłóceń w stanie wysokim 0,2 V_DD.

Maksymalną wartość R_S ogranicza wymaganie zachowania marginesu zakłóceń w stanie niskim 0,2 V_DD.

rozdział 2
Opis płytki bazowej.
cechy mikrokontrolera 80c552.

2.1. Opis płytki bazowej

Podstawową, a zarazem najważniejsza częścią składową niniejszej pracy dyplomowej jest płytka bazowa z mikrokontrolerem 80C552 firmy Philips. Budowa płytki odzwierciedla sprzętowe możliwości procesora, jej schemat ideowy pokazuje rysunek 13. Uniwersalizm tego modułu polega na wyprowadzeniu wszystkich sygnałów µK i logicznym pogrupowaniu ich na złączach J1, J2, J3. Układ współpracuje z zewnętrzną pamięcią programu typu EPROM lub EEPROM oznaczonej jako U3. Zatrzask U2 jest niezbędny przy odczycie przez procesor kolejnych bajtów programu ze względu na multipleksowanie portu P0, pomiędzy młodszą część szyny adresowej, a magistralę danych. Do gniazda J2 doprowadzono wszystkie potrzebne do podłączenia zewnętrznej pamięci RAM lub niestandardowych urządzeń wejścia/wyjścia. Gniazdo J1 grupuje wyprowadzenia portów P3, P5 oraz wszystkich pinów związanych z funkcjami przetwarzania analogowego. J3 to porty P1 i P4, których funkcje łączą się między innymi z działaniem timera 2 i interfejsu I²C. Miejsca na gniazda umożliwiają wlutowanie podstawek i wtyków dla taśmy 20-żyłowej, mogącej połączyć wybrane porty z elementami peryferyjnymi montowanymi na dodatkowych płytkach. Umożliwia to praktyczne wykorzystanie układu jako bloku sterującego w konkretnych urządzeniach. Do złącza J4 podłączone jest zasilanie i analogowe napięcie odniesienia V₁.

Elementami konfiguracyjnymi płytki są jumpery SW1...SW3. Ustawienie SW2 pozwala na stosowanie różnego typu EPROM'ów. Zwarcie 1-2 odpowiada pamięci 32 kB, 3-2 128 kB, a brak zworki 64 kB. Krótsze obudowy na przykład w przypadku 32 kB pamięci należy umieszczać tak, aby skrajne wyprowadzenia 12 i 13 znalazły się w zaciskach podstawki 14 i 15. Jumperem SW1 wybiera się dodatnie analogowe napięcie odniesienia, w położeniu 1-2 jest to napięcie V_CC zasilające procesor, w położeniu 3-2 napięcie odniesienia V₁. SW4 wybiera ujemne napięcie odniesienia, 1-2 jest to masa układu, a w położeniu 3-2 napięcie suwaka PR2. W przypadku, gdy płytka zasilania jest napięciem stabilizowanym +5V, jumper SW3 powinien znaleźć się w pozycji 3-2, w przeciwnym położeniu do stabilizacji wykorzystywany będzie dodatkowy układ U4.

Rysunek 13.
Schemat elektryczny płytki bazowej.

Oprócz tego na płytce znajdują się jeszcze potencjometry PR1 i PR2 do precyzyjnego ustawienia napięć odniesienia, elementy rezonatora X1, C1, C2, kondensator resetu C3 i kondensatory filtrujące. Jedynym układem nie związanym bezpośrednio z funkcjonowaniem procesora jest U5, w którego podstawce można osadzić pamięć EEPROM lub zegar czasu rzeczywistego, podłączone do magistrali I²C.

Podobnie jak '51, cechą charakterystyczną 80C552 jest sposób traktowania pamięci. Procesor rozróżnia i adresuje cztery jej rodzaje: pamięć programu o maksymalnym rozmiarze 64 kB (przeznaczona tylko do odczytu), zewnętrzną pamięć RAM, która może być dołączana w maksymalnej wielkości 64 kB, wewnętrzną pamięć RAM o rozmiarze strony (256 bajtów), obszar SFR, zawierający rejestry o specjalnym przeznaczeniu, których adresy od 080h do 0FFh pokrywają się z częścią wewnętrznego RAM'u. Mogą być jednak odczytywane i zapisywane przy pomocy trybu adresowania bezpośredniego, podczas gdy dostęp do górnej części pamięci użytkownika (o adresach 128-255) realizowany jest jedynie przy pomocy wskaźników danych R1 i R2.

Mikrokontroler 80C552 wzbogacony został o szereg nowych możliwości: 10-bitowy przetwornik A/C, dodatkowy timer o numerze 2, zwiększoną liczbę przerwań sprzętowych, interfejs szeregowy szyny I²C. Sterowanie nimi odbywa się przy pomocy dodatkowych rejestrów, umieszczonych w obszarze SFR.

2.2. Cechy kontrolera 80C552

Układ 80C552 należy do rodziny mikrokontrolerów jednoukładowych serii '51. Ze względu na dużą ilość publikacji dotyczących mikrokontrolera 8051, w niniejszym opracowaniu przedstawiono jedynie różnice pomiędzy procesorami 8051, a 80C552.

Dodatkowe informacje o układzie 80C552

Zewnętrznie widoczna jest różnica w fizycznym wyglądzie układu, gdyż mikrokontroler 80C552 jest umieszczony w 68-pinowej obudowie PLCC.

Rysunek 14.
Diagram wyprowadzeń układu.

Elementy architektury 80C552

Oprócz standardowych zasobów kontrolera 8051, układ 80C552 daje do dyspozycji dodatkowe elementy takie jak:

• interfejs I²C,

• dodatkowe 128 bajtów pamięci danych,

• dwa dodatkowe porty we/wy,

• 10-bitowy przetwornik A/C posiadający 8 wejść analogowych,

• dwa przetworniki C/A typu PWM,

• licznik czuwający,

• zespół licznikowo-rejestrowy CCU.

Pamięć danych 80C552

Mikrokontroler 80C552 oprócz wszystkich właściwości pamięci 8051 posiada dodatkowe 128 bajtów wewnętrznej pamięci danych umieszczone pod adresami 128-255 (80H- 0FFH). Jak widać, niektóre adresy pokrywają się z adresami rejestrów specjalnych SFR, jednak uniknięto konfliktu określając sposób dostępu do tego obszaru pamięci. Podobnie jak w mikrokontrolerze 8051 blok rejestrów specjalnych SFR może być adresowany jedynie bezpośrednio, natomiast dodatkowe 128 bajtów pamięci mikrokontrolera 80C552 może być adresowane jedynie indeksowo przy użyciu rejestrów R0 i R1 (sposób dostępu do pamięci danych o adresach poniżej 128 jest taki sam jak w 8051). Na podstawie sposobu adresowania mikrokontroler jest w stanie stwierdzić, czy dane odwołanie tyczy się bloku rejestrów specjalnych, czy dodatkowej pamięci danych.

Rejestry specjalne 80C552

Blok rejestrów specjalnych mikrokontrolera 80C552 jest bardziej rozbudowany w stosunku do układu 8051. Wiąże się to z koniecznością sterowania większą liczbą układów peryferyjnych mikrokontrolera 80C552. Zajmuje on blok pamięci danych o adresach 128-255 (80H-0FFH). Oprócz rejestrów SFR swojego poprzednika, blok rejestrów specjalnych układu '552 zawiera także następujące pozycje (kilka rejestrów zmieniło znaczenie i/lub nazwę).

Tabela 2.
Rejestry SFR charakterystyczne dla układu 80C552.

Nazwa	Adres	Pełniona funkcja
S0CON	152 (98H)	Zamiast SCON (funkcja bez zmian)
S0BUF	153 (99H)	Zamiast SBUF (funkcja bez zmian)
IEN0	168 (0A8H)	Rejestr maski przerwań (zamiast IE)
CML0	169 (0A9H)	Młodszy bajt 16-bitowego rejestru porównującego CM0
CML1	170 (0AAH)	Młodszy bajt 16-bitowego rejestru porównującego CM1
CML2	171 (0ABH)	Młodszy bajt 16-bitowego rejestru porównującego CM2
CTL0	172 (0ACH)	Młodszy bajt 16-bitowego rejestru przechwytującego CT0
CTL1	173 (0ADH)	Młodszy bajt 16-bitowego rejestru przechwytującego CT1
CTL2	174 (0AEH)	Młodszy bajt 16-bitowego rejestru przechwytującego CT2
CTL3	175 (0AFH)	Młodszy bajt 16-bitowego rejestru przechwytującego CT3
IP0	184 (0B8H)	Podstawowy rejestr priorytetów przerwań (zamiast IP)
P4	192 (0C0H)	Port we/wy 4
P5	196 (0C1H)	Port we/wy 5
ADCON	197 (0C2H)	Rejestr sterujący przetwornika A/C
ADCH	198 (0C3H)	Rejestr wynikowy przetwornika A/C
TM2IR	200 (0C8H)	Rejestr wskaźników przerwań układu CCU
CMH0	201 (0C9H)	Starszy bajt 16-bitowego rejestru porównującego CM0
CMH1	202 (0CAH)	Starszy bajt 16-bitowego rejestru porównującego CM1
CMH2	203 (0CBH)	Starszy bajt 16-bitowego rejestru porównującego CM2
CTH0	204 (0CDH)	Starszy bajt 16-bitowego rejestru przechwytującego CT0
CTH1	205 (0CDH)	Starszy bajt 16-bitowego rejestru przechwytującego CT1
CTH2	206 (0CEH)	Starszy bajt 16-bitowego rejestru przechwytującego CT2
CTH3	207 (0CFH)	Starszy bajt 16-bitowego rejestru przechwytującego CT3
S1CON	216 (0D8H)	Rejestr sterujący interfejsu I^2C
S1STA	217 (0D9H)	Rejestr stanu interfejsu I^2C
S1DAT	218 (0DAH)	Rejestr danych interfejsu I^2C
S1ADR	219 (0DBH)	Rejestr adresowy interfejsu I^2C
IEN1	232 (0E8H)	Rejestr maski przerwań dodatkowych
TM2CON	234 (0EAH)	Rejestr sterujący trybem pracy układu CCU
CTCON	235 (0EBH)	Rejestr sterujący pracą układu CCU w trybie przechwytywania
TML2	236 (0ECH)	Młodszy bajt licznika T2 układu CCU
TMH2	237 (0EDH)	Starszy bajt licznika T2 układu CCU
STE	238 (0EEH)	Rejestr sterujący pracą układu CCU w trybie porównywania
RTE	239 (0EFH)	Rejestr sterujący pracą układu CCU w trybie porównywania
IP1	248 (0F8H)	Rejestr priorytetów dodatkowych przerwań zewnętrznych
PWM0	252 (0FCH)	Rejestr wypełnienia impulsów na wyjściu PWM0
PWM1	253 (0FDH)	Rejestr wypełnienia impulsów na wyjściu PWM1
PWMP	254 (0FEH)	Rejestr częstotliwości pracy wyjść PWM
T3	255 (0FFH)	Rejestr licznika czuwającego

Podobnie jak w układzie 8051, także tutaj możliwe jest wykonywanie operacji na pojedynczych bitach rejestrów o adresach podzielnych przez 8. Operacje bitowe można wykonywać na następujących rejestrach (oprócz rejestrów standardowych 8051):

Tabela 3.
Rejestry SFR charakterystyczne dla 80C552 adresowalne bitowo. Nazwy i adresy poszczególnych bitów.

SFR	Bit 7	Bit 6	Bit 5	Bit 4	Bit 3	Bit 2	Bit 1	Bit 0
IEN0	EA 175	EAD 174	ES1 173	ES0 172	ET1 171	EX1 170	ET0 169	EX0 168
IP0	- 191	PAD 190	PS1 189	PS0 188	PT1 187	PX1 186	PT0 185	PX0 184
P4	P4.7 199	P4.6 198	P4.5 197	P4.4 196	P4.3 195	P4.2 194	P4.1 193	P4.0 192
TM2IR	T2OV 207	CMI2 206	CMI1 205	CMI0 204	CTI3 203	CTI2 202	CTI1 201	CTI0 200
S1CON	CR2 223	ENS1 222	STA 221	STO 220	SI 219	AA 218	CR1 217	CR0 216
IEN1	ET2 239	ECM2 238	ECM1 237	ECM0 236	ECT3 235	ECT2 234	ECT1 233	ECT0 232
IP1	PT2 255	PCM2 254	PCM1 253	PCM0 252	PCT3 251	PCT2 250	PCT1 249	PCT0 248

Adresy poszczególnych bitów wyznacza się identycznie jak dla układu 8051.

Pamięć programu 80C552

Podstawową cechą różniącą mikrokontroler 80C552 od 8051 jest to, że posiada on nie 4, a 8kB wewnętrznej pamięci programu. Zasada współpracy z pamięcią wewnętrzną i zewnętrzną nie uległa zmianie w stosunku do 8051. W związku z rozbudowanymi zasobami mikrokontrolera 80C552 zwiększeniu uległ obszar pamięci przeznaczony na procedury obsługi przerwania. Oprócz procedur odpowiadających układowi 8051 znajdują tam swoje miejsce następujące programy obsługi przerwań:

Tabela 4.
Adresy procedur obsługi przerwań charakterystycznych dla 80C552.

Adres	Zawartość
002BH	Początek procedury obsługi przerwania interfejsu I^2C
0033H	Początek procedury obsługi przerwania układu CCU - CTI0
003BH	Początek procedury obsługi przerwania układu CCU - CTI1
0043H	Początek procedury obsługi przerwania układu CCU - CTI2
004BH	Początek procedury obsługi przerwania układu CCU - CTI3
0053H	Początek procedury obsługi przerwania przetwornika A/C
005BH	Początek procedury obsługi przerwania układu CCU - CMI0
0063H	Początek procedury obsługi przerwania układu CCU - CMI1
006BH	Początek procedury obsługi przerwania układu CCU - CMI2
0073H	Początek procedury obsługi przerwania układu licznikowego T2

Porty we/wy mikrokontrolera 80C552

Porty P0, P2, P3 mikrokontrolera 80C552 posiadają wszystkie właściwości portów 8051. Wyjątkiem są linie portu P1, które pełnią także dodatkowe funkcje: linie P1.0-P1.3 obsługują sygnały CT0I-CT3I układu CCU, linie P1.4, P1.5 odpowiadają sygnałom T2 i RT2 układu czasowego T2, natomiast linie P1.6 i P1.7 tworzą linie magistrali I²C (odpowiednio SCL i SDA).

Mikrokontroler '552 posiada także dwa dodatkowe porty: P4 i P5.

Struktura portu P4

Strukturę pojedynczej linii tego portu przedstawiono na rysunku 15.

Rysunek 15.
Struktura pojedynczej linii portu P4.

Podczas pracy portu jako standardowe wejście/wyjście zasada działania nie odbiega od działania pozostałych portów. Podczas realizacji dodatkowej funkcji port jest wykorzystywany jako wyjścia sygnałów generowanych przez układ CCU mikrokontrolera. Wówczas linie portu pełnią następujące funkcje: P4.0-P4.5 odpowiadają sygnałom CMSR0-CMSR5, natomiast linie P4.6 i P4.7 odpowiadają sygnałom CMT0 i CMT1.

Pod względem sprzętowym dodatkowa funkcja portu P4 jest realizowana w odmienny sposób niż ma to miejsce w pozostałych portach. Podczas pełnienia funkcji alternatywnej przerzutnik wchodzący w skład linii portu jest asynchronicznie zerowany lub ustawiany przez odpowiedni sygnał pochodzący z układu CCU. Zaletą takiego rozwiązania jest brak konieczności wpisania „1” do przerzutnika w celu wykorzystania funkcji dodatkowej, wadą jest natomiast utrata zawartości przerzutnika podczas realizacji tej funkcji, co uniemożliwia użycie portu P4 jako we/wy podczas korzystania z układu CCU.

Struktura portu P5

Schemat pojedynczej linii portu P5 przedstawia rysunek 16.

Rysunek 16.
Schemat pojedynczej linii portu P5.

Port P5 może pracować wyłącznie jako wejście. Zapis danej do rejestru P5 nie daje żadnych efektów, natomiast odczyt rejestru P5 jest równoważny z odczytem stanów logicznych występujących na wyprowadzeniach mikrokontrolera. Sygnał z wyprowadzenia zewnętrznego jest podawany na wewnętrzną magistralę za pośrednictwem bufora z wejściem Schmitta, co pozwala na pozbawiony zakłóceń odczyt sygnałów wolnozmiennych, o łagodnych zboczach. Możliwość odczytania stanu logicznego panującego na wyprowadzeniu portu jest niejako dodatkową funkcją portu P5, gdyż jego podstawowym zadaniem jest dostarczenie sygnału analogowego z wyprowadzenia do wewnętrznego przetwornika A/C mikrokontrolera. Możliwe jest doprowadzenie poprzez linie P5, ośmiu sygnałów analogowych, z których jeden może zostać wybrany i poddany procesowi digitalizacji.

Układy licznikowe mikrokontrolera 80C552

Mikrokontroler 80C552 posiada układy licznikowe T0 i T1 działające identycznie ze swoimi odpowiednikami w mikrokontrolerze 8051.

Dodatkowym elementem architektury mikrokontrolera 80C552 jest blok licznikowo-rejestrowy CCU o możliwościach wielokrotnie większych od pojedynczych liczników. Schemat blokowy układu CCU przedstawiono na rysunku 17.

Rysunek 17.
Schemat blokowy układu CCU.

Układ CCU składa się z szesnastobitowego licznika T2 oraz zestawu współpracujących z nim rejestrów realizujących pracę w trybie przechwytywania i porównywania.

Licznik T2 jest widziany przez mikroprocesor jako dwa 8-bitowe rejestry, młodszy TML2 i starszy TMH2. Źródłem zliczanych impulsów może być wyprowadzenie T2(P1.4) lub zegar mikrokontrolera (zliczanie impulsów o okresie równym długości cyklu maszynowego). Wybór źródła taktowania oraz włączanie i wyłączanie licznika przeprowadza się za pomocą bitów T2MS1 i T2MS0 rejestru TM2CON. Wartość bitów 00 oznacza wyłączenie licznika, 01 - zliczanie cykli maszynowych, 10 - zarezerwowane, 11 - zliczanie impulsów z wyprowadzenia T2.

Tabela 5.
Rejestry kontrolne i sterujące pracą T2 i układu CCU.

Rejestr:	bit 7	bit 6	bit 5	bit 4	bit 3	bit 2	bit 1	bit 0
TM2IR	T2OV	CMI2	CMI1	CMI0	CTI3	CTI2	CTI1	CTI0
TM2CON	T2IS1	T2IS0	T2ER	T2BO	T2P1	T2P0	T2MS1	T2MS0
CTCON	CTN3	CTP3	CTN2	CTP2	CTN1	CTP1	CTN0	CTP0
STE	TG47	TG46	SP45	SP44	SP43	SP42	SP41	SP40
RTE	TP47	TP46	RP45	RP44	RP43	RP42	RP41	RP40

W przypadku zliczania impulsów zewnętrznych, maksymalna szybkość zliczania wynosi jeden impuls na cykl maszynowy, a zliczenie impulsu następuje w wyniku wykrycia narastającego zbocza sygnału zewnętrznego. Detekcja zbocza realizowana jest synchronicznie z zegarem mikrokontrolera, przez testowanie stanu wyprowadzenia T2 podczas faz S2P1 i S5P1 każdego cyklu maszynowego. Wykrycie stanu niskiego podczas jednej z tych faz oraz stanu wysokiego przy następnym próbkowaniu interpretowane jest jako pojawienie się zbocza. Jeśli zbocze zostało wykryte przed końcem fazy S2P1, zawartość licznika zwiększana jest w następnym cyklu maszynowym. W przeciwnym razie inkrementacja nastąpi o jeden cykl maszynowy później. Impulsy taktujące podawane są na licznik poprzez preskaler o programowanym współczynniku podziału. Zależy on od stanu bitów T2P1 i T2P0 rejestru TM2CON: odpowiednie wartości bitów 00 oznaczają współczynnik podziału 1 (bez dzielenia), 01 oznacza współczynnik 2, 10 oznacza współczynnik 4, 11 oznacza współczynnik 8.

Licznik T2 może być odczytywany podczas pracy, jednak ze względu na brak odczytowych rejestrów zatrzaskowych, stan licznika może ulec zmianie między odczytem obu jego połówek. Zawartość licznika nie może być zmieniana na drodze programowej, licznik można natomiast wyzerować przez narastające zbocze sygnału na wyprowadzeniu RT2 (P1.5) mikrokontrolera. Wyzerowanie nastąpi jednak tylko wtedy, gdy ustawiony jest bit T2ER rejestru TM2CON. Zerowanie licznika powoduje jednoczesne wyzerowanie preskalera. Zerowanie licznika i preskalera następuje również podczas przejścia mikrokontrolera do trybu uśpienia. Preskaler jest zerowany także wskutek zmiany współczynnika podziału lub źródła zliczanych impulsów.

Do generacji przerwania może zostać wykorzystany sygnał przepełnienia całego 16-bitowego licznika T2, sygnał przepełnienia 8-bitowej młodszej części lub oba te sygnały. Źródło przerwań określane jest stanem bitów T2IS1 i T2IS0 rejestru TM2CON. Ustawienie bitu T2IS1 aktywuje przerwanie przy przepełnieniu 16-bitowego licznika, ustawienie bitu T2IS0 aktywuje przerwanie przy przepełnieniu licznika 8-bitowego. Wskaźnikiem przerwania od przepełnienia licznika 8-bitowego jest bit T2BO rejestru TM2CON, a wskaźnikiem przerwania od licznika 16-bitowego jest bit T2OV rejestru TM2IR. Oba te wskaźniki są ustawiane w następnym cyklu maszynowym po wystąpieniu przepełnienia.

Wskaźniki muszą być zerowane programowo przez procedurę obsługi przerwania. Niezależnie od tego, który wskaźnik wywołał przerwanie, wykonywana jest ta sama procedura obsługi.

Operacja przechwytywania

Wyjścia licznika T2 połączone są z czterema 16-bitowymi rejestrami przechwytującymi - CT0, CT1, CT2, CT3, które od strony mikroprocesora widziane są jako pary 8-bitowych rejestrów CTH0, CTL0, CTH1, CTL1, CTH2, CTL2, CTH3, CTL3, stanowiących odpowiednio starsze i młodsze bajty 16-bitowych rejestrów przechwytujących.

Przepisywanie zawartości licznika T2 do wymienionych rejestrów następuje na skutek pojawienia się aktywnego zbocza na wyprowadzeniach CT0I, CT1I, CT2I, lub CT3I portu P1 mikrokontrolera. Pojawienie się aktywnego zbocza na jednym z tych wyprowadzeń, oprócz przepisania zawartości licznika T2 do skojarzonego z danym wejściem rejestru przechwytującego, powoduje też ustawienie wskaźnika, którym jest odpowiadający rejestrowi bit CT0I, CT1I, CT2I lub CT3I w rejestrze TM2IR. Rodzaj aktywnych zboczy sygnałów CT0I-CT3I (opadające, narastające lub obydwa zbocza) określony jest stanem odpowiednich bitów w rejestrze CTCON.

Ustawienie bitu CTNn wywoła aktywację przy opadającym zboczu, ustawienie CTPn wywoła aktywację przy narastającym zboczu. Wyzerowanie bitów CTNn i CTPn powoduje wyłączenie danego wejścia. Stan linii CTnI jest testowany w fazie S1P1 każdego cyklu maszynowego. Przepisanie zawartości licznika T2 do odpowiedniego rejestru przechwytującego następuje pod koniec cyklu maszynowego, w którym wykryte zostało aktywne zbocze.

Operacja porównywania

Do pracy w trybie porównywania wykorzystywane są trzy 16-bitowe rejestry CM0, CM1 i CM2, złożone z par rejestrów 8-bitowych CMH0, CML0, CMH1, CML1, CMH2, CML2, które są odpowiednio starszymi i młodszymi połówkami rejestrów 16-bitowych.

Wyjścia licznika T2 są porównywane ze stanem rejestrów CMn, a zrównanie się ich zawartości powoduje ustawienie (pod koniec następnego cyklu maszynowego) odpowiadającego rejestrowi wskaźnika przerwania. Wskaźnikami przerwań dla operacji porównania są bity CM0, CM1, CM2 rejestru TM2IR. Oprócz ustawienia wskaźnika przerwania mikrokontroler wykonuje jeszcze pewne operacje na porcie P4. Jeżeli rejestrem, z którym zrównała się zawartość licznika jest rejestr CM0, to stan wysoki bitów SP40-SP45 rejestru STE powoduje ustawienie tych linii portu P4, które odpowiadają bitom SP4n zawierającym „1”. Pozostałe linie portu P4 pozostają nie zmienione. Jeżeli stan licznika T2 zrównał się z zawartością rejestru CM1, to zerowane są te linie portu P4, którym odpowiada stan wysoki bitów RP40-RP45 rejestru RTE. Pozostałe linie portu pozostają nie zmienione. W przypadku gdy nastąpiło zrównanie zawartości T2 z rejestrem CM2, to negowany jest stan linii P4.6 i P4.7, o ile odpowiadające tym liniom bity sterujące TP46 i TP47 rejestru RTE są ustawione. Zmiana zawartości odbywa się nie względem aktualnego stanu linii, lecz względem stanu wpisanego podczas wykrycia poprzedniego zrównania T2 i CM2.

Stan, który ma być obecnie ustawiony jest przechowywany w przerzutnikach TG46 i TG47 rejestru STE. Nie ma możliwości programowej zmiany tych bitów.

Oprócz tego wszystkie linie portu P4 mogą być zmieniane programowo. Jednak w przypadku równoczesnej modyfikacji programowej i sprzętowej (przez układ CCU) w jednym cyklu maszynowym, zapamiętany zostaje stan modyfikacji sprzętowej. W przypadku próby jednoczesnego zerowania i ustawiania linii przez układ CCU (np. w wyniku wykrycia zgodności z dwoma rejestrami), nastąpi wyzerowanie linii.
Współpraca układu CCU z układem przerwań

Układ CCU posiada 9 wskaźników przerwań i większość z nich (poza T2BO z rejestru TM2CON) znajduje się w rejestrze TM2IR. Ze względu na specyfikę ustawiania poszczególnych wskaźników i działanie układu przerwań, wykrycie przerwania następuje w warunkach przedstawionych w tabeli 6.

Tabela 6.
Możliwości programowego i sprzętowego wykrycia przerwań z układu CCU.

Wskaźniki:	Testowanie programowe	Żądanie przerwania
CT0I, CT1I	W tym samym cyklu	W następnym cyklu
CT2I, CT3I	W następnym cyklu	W następnym cyklu
CMI0, CMI1, CMI2	Dwa cykle opóźnienia	Dwa cykle opóźnienia
T2BO, T2OV	W następnym cyklu	W następnym cyklu

Układy transmisji szeregowej mikrokontrolera 80C552

Mikrokontroler 80C552 posiada układ transmisji szeregowej, identyczny jak w mikrokontrolerze 8051. Zmienione zostały tylko oznaczenia rejestrów sterujących: zamiast SBUF układ '552 posiada rejestr S0BUF, natomiast zamiast SCON posiada S0CON - funkcje obu rejestrów pozostają bez zmian.

Zmiana nazw rejestrów związana jest z obecnością w układzie '552 drugiego układu transmisji szeregowej. Układ ten jest układem wyspecjalizowanym tylko do obsługi transmisji zachodzącej w standardzie I²C.

Ogólne cechy interfejsu I²C

Szyna I²C posiada następujące cechy charakterystyczne:

• transmisja odbywa się za pomocą dwóch linii sygnałowych: SDA - linia danych, SCL - linia sygnału taktującego,

• możliwe jest przesyłanie informacji między wieloma urządzeniami wykorzystującymi wspólną szynę,

• transmisja danych jest dwukierunkowa,

• każdy z układów dołączonych do szyny posiada niepowtarzalny adres, umożliwiający jednoznaczne zaadresowanie danego urządzenia,

• przesyłaniem danych steruje układ nadrzędny, w systemie może jednak występować więcej niż jeden układ nadrzędny,

• w przypadku jednoczesnego rozpoczęcia nadawania przez kilka urządzeń nadrzędnych, mechanizm arbitrażu nie dopuszcza do utraty, ani przekłamania przesyłanych danych,

• synchronizacja transmisji za pomocą sygnału taktującego umożliwia komunikację między urządzeniami stosującymi różne prędkości przesyłania danych,

• wszystkie układy posiadające interfejs I²C wyposażone są w układy filtracji zakłóceń, istotnie podwyższające niezawodność pracy interfejsu,

• maksymalna prędkość transmisji danych po szynie I²C wynosi 100 kbod'ów w trybie standardowym i 400 kbod'ów w trybie szybkim,

• liczba układów podłączonych do szyny ograniczona jest wyłącznie maksymalną pojemnością między liniami szyny a masą wynoszącą 400pF.

Liniami sygnałowymi interfejsu I²C są linie SDA i SCL. Są one liniami dwukierunkowymi. Wszystkie układy podłączone do tych linii mają wyjścia typu otwarty kolektor (otwarty dren), a stan wysoki na liniach wymuszony jest przez rezystory podciągające do dodatniego napięcia zasilania. Stopnie końcowe typu otwarty kolektor (otwarty dren) umożliwiają realizację na liniach interfejsu funkcji AND wykorzystywanej m.in. przez mechanizm arbitrażu szyny. Przedziały napięć odpowiadające poziomom logicznego zera (stan niski napięcia) i jedynki (stan wysoki napięcia) nie muszą być sztywno ustalone i mogą zależeć od wartości napięcia zasilającego rezystory podciągające - wynika to z konieczności zapewnienia poprawnej współpracy układów wykonanych w różnych technologiach (NMOS, CMOS, TTL itp.). zazwyczaj przyjmuje się, że poziom napięcia do 1,5V oznacza „0”, a powyżej 3V oznacza „1”.

Parametry elektryczne interfejsu są jednak określone o wiele dokładniej, a informacje na ten temat można znaleźć w literaturze.

Podczas transmisji danych, impulsy taktujące na szynie SCL wysyłane są w ilości jeden impuls na każdy bit przesyłanych danych. Podczas wysokiego stanu na linii SCL stan linii SDA musi być stabilny - zmianie może on ulegać tylko podczas niskiego stanu na linii SCL. Wyjątkiem od tej reguły są sygnały START i STOP wysyłane przez urządzenie nadrzędne. Wysłanie sygnału START polega na wymuszeniu opadającego zbocza na linii SDA podczas trwania wysokiego stanu na linii SCL.

Sygnał START służy do identyfikacji początku transmisji - po pojawieniu się tego sygnału szyna uważana jest za zajętą aż do momentu pojawienia się sygnału STOP. STOP jest generowany przez narastające zbocze na linii SDA przy wysokim stanie na SCL.

Każdy bajt danych przesyłanych po szynie I²C musi składać się z 8 bitów, przy czym dane nadawane są od bitu MSB do LSB. Liczba bajtów transmitowanych podczas pojedynczej transmisji nie jest ograniczona. Każda operacja przesłania bajtu danych powinna zakończyć się bitem potwierdzenia. Impuls taktujący związany z bitem potwierdzenia jest generowany przez urządzenie nadrzędne.

Urządzenie nadające dane musi na czas bitu potwierdzenia zwolnić linię SDA, zaś urządzenie odbierające na czas trwania wysokiego stanu na SCL wymusza stan niski na linii SDA. Jeśli dane są odbierane przez urządzenie nadrzędne, to wysłanie przez to urządzenie bitu braku potwierdzenia jest informacją dla urządzenia podrzędnego, że zakończono właśnie transmisję ostatniego bajtu danych - następuje wtedy zwolnienie linii SDA przez urządzenie podrzędne, aby urządzenie nadrzędne mogło wysłać sygnał STOP.

Rysunek 18.
Przesyłanie informacji na magistrali I²C.

W związku z możliwością podłączenia do magistrali kilku urządzeń nadrzędnych, może wystąpić sytuacja, w której więcej niż jedno urządzenie nadrzędne jednocześnie usiłuje rozpocząć transmisję. Rozstrzygnięcie takich sytuacji gwarantuje wykorzystywany w interfejsie I²C mechanizm arbitrażu i synchronizacji. W przypadku jednoczesnego nadawania przez kilka urządzeń nadrzędnych, kontrolę nad szyną SDA utracą te, które będą nadawały stan „1”, gdy choć jedno będzie nadawało „0” (w wyniku realizacji na szynie funkcji AND). Dzieje się tak dlatego, że nadające urządzenie jednocześnie monitoruje rzeczywisty stan magistrali SDA i jeżeli wykryje na niej stan inny od nadawanego, to przerywa transmisję. Może ono wówczas nadawać sygnał synchronizujący na linii SCL, lub przełączyć się w tryb pracy urządzenia podrzędnego (jeżeli może realizować również taką funkcję). Podobnie (w oparciu o funkcję AND) działa również mechanizm synchronizacji. Skutkiem przejścia linii SCL w stan niski, wymuszony przez dowolne z nadających urządzeń, jest rozpoczęcie odmierzania czasu trwania niskiego poziomu na linii SCL przez wszystkie nadające urządzenia nadrzędne. Linia SCL powróci do stanu „1” dopiero wtedy, gdy ostatnie (najwolniejsze) urządzenie odmierzy czas trwania stanu niskiego. Ponowne wymuszenie stanu „0” wykona urządzenie najszybsze, itd. W wyniku na linii SCL otrzymamy przebieg taktujący, prawidłowy pod względem logicznym i mieszczący się w granicach dopuszczanych przez standard interfejsu I²C.

Mechanizm synchronizacji oprócz wykorzystania przy arbitrażu może być również używany do dostosowania prędkości transmisji do maksymalnej możliwej w danych warunkach (między danymi urządzeniami). Niektóre urządzenia mogą szybko odbierać bajty z szyny, ale mogą również potrzebować dużo czasu na obróbkę odebranych danych. W takich przypadkach po odebraniu i potwierdzeniu bajtu, urządzenie podrzędne może wymusić stan niski na linii SCL, co powoduje przejście urządzenia nadrzędnego w stan oczekiwania. Zwolnienie linii SCL wywołuje kontynuację transmisji.

Podczas transmisji z wykorzystaniem magistrali I²C wykorzystuje się najczęściej jeden z dwóch protokołów: z adresowaniem 7-bitowym i z adresowaniem 10-bitowym.

Protokół z adresowaniem 7-bitowym

Przy wykorzystaniu tego protokołu transmisja danych przebiega w następujący sposób: po sygnale początku transmisji (START) nadawany jest 7-bitowy adres urządzenia podrzędnego i bit kierunku transmisji (0 - urządzenie nadrzędne nadaje, 1 - urządzenie nadrzędne odbiera); po otrzymaniu potwierdzenia od urządzenia podrzędnego następuje wymiana danych między urządzeniami w zadeklarowanym kierunku. Po zakończeniu transmisji danych urządzenie nadrzędne wysyła sygnał STOP zwalniając magistralę. Jeżeli urządzenie nadrzędne chce natychmiast przesłać kolejny pakiet danych, to nie musi ono generować sygnału STOP. Wystarczy, że ponownie wygeneruje sygnał START, prześle adres i bit kierunku, i może wymienić następną porcję informacji.

Protokół z adresowaniem 10-bitowym

Przy realizacji transmisji z adresowaniem 10-bitowym, nieco inny jest sposób przesyłania adresu.

Po wysłaniu sygnału START, urządzenie nadrzędne wysyła bajt o wartości 11110XXD, gdzie XX oznaczają dwa najstarsze bity adresu (A8 i A9), a D oznacza kierunek transmisji danych (jak w adresowaniu 7- bitowym). Po otrzymaniu potwierdzenia urządzenie nadrzędne wysyła bajt złożony z pozostałych ośmiu bitów adresu i po kolejnym potwierdzeniu przystępuje do wymiany danych (w sposób identyczny jak przy adresowaniu 7- bitowym).

Interfejs I²C mikrokontrolera 80C552

Interfejs I²C mikrokontrolera 80C552 może pracować zarówno w trybie urządzenia nadrzędnego jak i podrzędnego. Producent gwarantuje pracę z szybkością transmisji do 100 kbod'ów. Do sterowania interfejsem służą następujące rejestry: S1CON - rejestr sterujący, S1STA - rejestr stanu, S1DAT - rejestr danych, S1ADR - rejestr adresowy.

Tabela 7.
Rejestry sterujące i statusowe interfejsu I²C.

Rejestr	bit 7	bit 6	bit 5	bit 4	bit 3	bit 2	bit 1	bit 0
S1CON	CR2	ENS1	STA	STO	SI	AA	CR1	CR0
S1STA	SC4	SC3	SC2	SC1	SC0	0	0	0
S1ADR	SA7	SA6	SA5	SA4	SA3	SA2	SA1	GC

Znaczenie bitów rejestru S1CON:

• ENS1 - bit zezwolenia na pracę interfejsu: 1 - interfejs aktywny (tryb pracy urządzenia aktywnego), 0 - linie magistrali w stanie wysokiej impedancji, interfejs rozadresowany, tryb pracy jako urządzenie podrzędne, wymuszony stan niski bitu STO.

• STA - bit sygnału początku transmisji, ustawienie bitu powoduje wysłanie sygnału START i rozpoczęcie transmisji (lub oczekiwanie na zwolnienie szyny).

• STO - bit sygnału końca transmisji, w trybie układu nadrzędnego ustawienie powoduje wysłanie sygnału końca transmisji STOP, wykrycie sygnału STOP na magistrali powoduje wyzerowanie bitu. W trybie pracy układu podrzędnego bit STO może być wykorzystywany do wprowadzenia interfejsu w stan ustalony po wystąpieniu błędu. Ustawienie bitu powoduje wówczas rozadresowanie interfejsu i przejście do pracy w trybie układu podrzędnego bez wysłania sygnału STOP i następnie bit jest zerowany.

• SI - wskaźnik przerwania od interfejsu I²C, ustawiany sprzętowo po każdym przejściu interfejsu do nowego stanu. Wyjątkiem jest stan „brak informacji o stanie interfejsu”. Równocześnie z ustawieniem bitu następuje zawieszenie transmisji na magistrali przez wyzerowanie linii SCL. Bit jest zerowany wyłącznie programowo (przez procedurę obsługi przerwania).

• AA - bit określający aktywność interfejsu: 0 - interfejs ignoruje adres wywołania ogólnego i własny adres w trybie pracy jako urządzenie podrzędne, 1 - normalna praca interfejsu (wysyłanie potwierdzenia po odebraniu informacji dla niego przeznaczonych)

• CR2, CR1, CR0 - bity ustalające częstotliwość sygnału taktującego wysyłanego linią SCL przy pracy interfejsu w trybie urządzenia nadrzędnego. Stan bitów należy dobrać tak, aby częstotliwość nie przekraczała 100kHz:

• Określanie częstotliwości taktującej SCL.

Tabela 8.
Ustawianie szybkości transmisji.

CR2	CR1	CR0	Częstotliwość
0	0	0	Fxtal/256
0	0	1	Fxtal/224
0	1	0	Fxtal/192
0	1	1	Fxtal/160
1	0	0	Fxtal/960
1	0	1	Fxtal/120
1	1	0	Fxtal/60
1	1	1	1/8 częstotliwości przepełniania T1

Znaczenie bitów rejestru S1STA:

• SC4 - SC0 - bity kodu stanu interfejsu. Informacja ta jest dostępna po ustawieniu wskaźnika przerwania SI i usuwana jeden cykl maszynowy po wyzerowaniu wskaźnika.

Znaczenie bitów rejestru S1ADR:

• SA7 - SA1 - 7-bitowy adres własny urządzenia dla interfejsu pracującego w trybie urządzenia podrzędnego.

• GC - bit zezwolenia na rozpoznawanie adresu wywołania ogólnego: 0 - interfejs ignoruje adres wywołania ogólnego, 1 - interfejs reaguje na adres wywołania ogólnego.

Rejestr S1DAT zawiera informację przeznaczoną do przekazania na szynę. Podczas wyprowadzania informacji z tego rejestru, na miejsce poszczególnych bitów jest wpisywany aktualny stan linii. W wyniku tego po przesłaniu zawartości rejestru na jej miejscu pojawia się informacja, która rzeczywiście pojawiła się na szynie.
Po wykonaniu każdej operacji (wysłanie lub odebranie informacji lub sygnałów sterujących) modyfikowana jest zawartość rejestru S1STA. Tabele zawierają opis poszczególnych stanów.

Tabela 9.
Kody stanu w trybie nadawania jako urządzenie nadrzędne.

Kod stanu	Stan interfejsu i szyny
08H	Wysłano sygnał START
10H	Wysłano powtórny sygnał początku transmisji (START zamiast STOP)
18H	Wysłano adres urządzenia i bit nadawania, i odebrano potwierdzenie
20H	Wysłano adres urządzenia i bit nadawania, i odebrano brak potwierdzenia
28H	Wysłano bajt danych i odebrano potwierdzenie
30H	Wysłano bajt danych i nie odebrano potwierdzenia
38H	Utrata kontroli nad szyną podczas nadawania

Tabela 10.
Kody stanu w trybie odbioru jako urządzenie nadrzędne.

Kod stanu	Stan interfejsu i szyny
08H	Wysłano sygnał START
10H	Wysłano powtórny sygnał początku transmisji (START zamiast STOP)
38H	Utrata kontroli nad szyną podczas nadawania braku potwierdzenia
40H	Wysłano adres urządzenia i bit odbioru, i odebrano potwierdzenie
48H	Wysłano adres urządzenia i bit odbioru, i odebrano brak potwierdzenia
50H	Odebrano dane i wysłano potwierdzenie
58H	Odebrano dane i wysłano brak potwierdzenia

Tabela 11.
Kody stanu w trybie odbioru jako urządzenie podrzędne.

Kod stanu	Stan interfejsu i szyny
60H	Odebrano własny adres i bit nadawania, i wysłano potwierdzenie
68H	Utrata kontroli nad szyną podczas nadawania adresu i bitu kierunku, odebrano własny adres i bit zapisu, i wysłano potwierdzenie
70H	Odebrano adres wywołania ogólnego i wysłano potwierdzenie
78H	Utrata kontroli nad szyną podczas nadawania adresu i bitu kierunku, odebrano adres wywołania ogólnego i wysłano potwierdzenie
80H	Interfejs został zaadresowany, odebrano dane i wysłano potwierdzenie.
88H	Interfejs został zaadresowany, odebrano dane i wysłano brak potwierdzenia
90H	Interfejs został zaadresowany adresem wywołania ogólnego, odebrano dane i wysłano potwierdzenie
98H	Interfejs został zaadresowany adresem wywołania ogólnego, odebrano dane i wysłano brak potwierdzenia
A0H	Odebrano sygnał STOP, lub powtórny sygnał początku transmisji (START zamiast STOP) podczas pracy jako zaadresowane urządzenie podrzędne

Tabela 12.
Kody stanu w trybie nadawania jako urządzenie podrzędne.

Kod stanu	Stan interfejsu i szyny
A8H	Odebrano własny adres i bit odbioru, i wysłano potwierdzenie
B0H	Utrata kontroli nad szyną podczas nadawania adresu i bitu kierunku, odebrano własny adres i bit odbioru, i wysłano potwierdzenie
B8H	Wysłano dane i odebrano potwierdzenie
C0H	Wysłano dane i odebrano brak potwierdzenia
C8H	Wysłano ostatni bajt danych (AA=0) i odebrano potwierdzenie

Tabela 13.
Kody stanu w niejednoznacznych stanach interfejsu.

Kod stanu	Stan interfejsu i szyny
00H	Błąd transmisji wskutek niedozwolonego sygnału STOP lub START, lub wejście interfejsu w stan nieokreślony w wyniku zakłóceń
F8H	Brak informacji o stanie interfejsu (nie jest ustawiany wskaźnik przerwania SI)

Rysunek 19.
Schemat strony hardware'owej interfejsu I²C.

Układy filtrów wejściowych mają za zadanie jednoznaczną dyskryminację stanu logicznego linii SDA i SCL zgodnie ze standardami interfejsu I²C. sygnały wejściowe synchronizowane są z wewnętrznym układem taktującym i zakłócenia krótsze niż 3 okresy sygnału zegarowego są odfiltrowywane. Stopnie wyjściowe interfejsu mają minimalną obciążalność (katalogową) wynoszącą 3mA prądu wpływającego przy napięciu wyjściowym poniżej 0.4V. Omawiane wyjścia nie mają wewnętrznych diod zabezpieczających podłączonych do wyprowadzeń napięcia zasilania V_DD, dzięki czemu możliwe jest wyłączenie zasilania mikrokontrolera bez wpływu na pracę magistrali I²C.
Układ komparatora porównuje odebrany 7-bitowy adres z własnym adresem urządzenia podrzędnego (S1ADR). Odebrany bajt adresu jest również porównywany z adresem wywołania ogólnego. Wykrycie którejkolwiek równości powoduje ustawienie odpowiedniego kodu stanu i wygenerowanie przerwania.

Układ arbitrażu funkcjonuje jedynie w trybie pracy jako urządzenie nadrzędne. Układ ten sprawdza, czy każdy bit nadawany jako „1” wywołuje stan wysoki linii SDA. Jeżeli jakiekolwiek urządzenie podłączone do magistrali wymusi wówczas na linii SDA stan niski, to kontrola nad szyną przejmowana jest przez to urządzenie, z tym, że interfejs nadal na linię SCL wysyła impulsy taktujące, aż do zakończenia przesyłania bieżącej informacji. Kontrola nad szyną może być utracona także podczas pracy w trybie odbioru jako układ nadrzędny, lecz tego rodzaju utrata kontroli może wystąpić tylko podczas zwracania bitu braku potwierdzenia. Może się to zdarzyć tylko przy końcu nadawania bajtu, tak więc interfejs nie musi wysyłać dalszych impulsów taktujących. Jeżeli w trakcie pracy jako układ nadrzędny magistrala zostanie przejęta przez inne urządzenie, interfejs przełącza się natychmiast w tryb pracy urządzenia podrzędnego, aby w razie konieczności mógł wykryć w trakcie aktualnej transmisji swój własny adres.

Generator sygnału taktującego wytwarza impulsy wysyłane linią SCL tylko podczas pracy interfejsu w trybie urządzenia nadrzędnego. Wypełnienie sygnału taktującego wynosi normalnie 50%, jednak może się zmienić w wyniku działania układu synchronizacji. Interfejs I²C mikrokontrolera 80C552 wymusza stan niski na linii SCL po przesłaniu każdego bajtu, który otrzymał potwierdzenie. Ustawiany jest wówczas wskaźnik przerwania SI, a zwolnienie linii SCL następuje po wyzerowaniu tego wskaźnika.
Układ taktowania i sterowania wytwarza sygnały sterujące wykorzystywane przy odbiorze i nadawaniu pojedynczego bajtu danych. Zadaniem tego bloku jest wytwarzanie impulsów przesuwających zawartość rejestru S1DAT, sterowanie komparatorem, wytwarzanie i detekcja sygnałów START i STOP, nadawanie i odbiór bitów potwierdzenia, sterowanie w trybie pracy układu nadrzędnego i podrzędnego, zgłaszanie przerwań i testowanie stanu magistrali I²C.

Dekoder stanu interfejsu wykorzystuje różne wewnętrzne sygnały i na ich podstawie generuje 5-bitowy kod informujący o aktualnym stanie interfejsu. Kod ten może być wykorzystany przez procedurę obsługi przerwania, która w zależności od stanu rejestru S1STA (w którym znajduje się kod) wywoła odpowiedni podprogram obsługujący dane zdarzenie. Trzy najmłodsze bity rejestru S1STA są zawsze równe „0”, co pozwala na wykorzystanie zawartości tego rejestru jako wektora adresowego (początki ewentualnych procedur będą rozmieszczone w odstępach co 8 bajtów).

Układ przerwań mikrokontrolera 80C552

Układ przerwań mikrokontrolera 80C552 nie różni się pod względem zasad funkcjonowania od układu przerwań mikrokontrolera 8051. Ze względu na rozbudowane zasoby mikrokontrolera 80C552, jego układ przerwań ma do obsłużenia więcej urządzeń zgłaszających w sumie piętnaście przerwań. Z tego względu 80C552 posiada rozbudowany w stosunku do 8051 zespół rejestrów specjalnych odpowiedzialnych za konfigurację układu przerwań, natomiast wskaźniki przerwań znajdują się najczęściej w rejestrach sterujących odpowiednich układów.

Tabela 14.
Rejestry sterujące układu przerwań mikrokontrolera 80C552.

Rejestr	bit 7	bit 6	bit 5	bit 4	bit 3	bit 2	bit 1	bit 0
IEN0	EA	EAD	ES1	ES0	ET1	EX1	ET0	EX0
IEN1	ET2	ECM2	ECM1	ECM0	ECT3	ECT2	ECT1	ECT0
IP0	-	PAD	PS1	PS0	PT1	PX1	PT0	PX0
IP1	PT2	PCM2	PCM1	PCM0	PCT3	PCT2	PCT1	PCT0

Rejestry IEN0 i IP0 są rozbudowanymi odpowiednikami rejestrów IE i IP mikrokontrolera 8051, znaczenie poszczególnych bitów jest następujące:

Rejestr IEN0:

• EA - ustawienie powoduje globalne włączenie obsługi przerwań, wyzerowanie powoduje, że mikrokontroler nie reaguje na żadne przerwania.

• EAD - ustawienie włącza obsługę przerwań przetwornika A/C.

• ES1 - ustawienie włącza obsługę przerwań od interfejsu I²C.

• ES0 - ustawienie włącza obsługę przerwań od układu transmisji szeregowej.

• ET1, ET0 - ustawienie włącza przerwania odpowiednio od liczników T1 i T0.

• EX1, EX0 - ustawienie włącza przerwania zewnętrzne odpowiednio INT1' i INT0'.

Rejestr IP0:

• PAD ustawia poziom priorytetu przerwania od przetwornika A/C.

• PS1 ustawia poziom priorytetu przerwania od interfejsu I²C.

• PS0 ustawia poziom priorytetu przerwania od układu transmisji szeregowej.

• PT1, PT0 ustawiają poziomy priorytetów przerwań liczników T1 i T0.

• PX1, PX0 ustawiają poziomy priorytetów przerwań zewnętrznych INT1' i INT0'.

Rejestr IEN1 jest dodatkowym rejestrem odpowiedzialnym za uaktywnianie przerwań od urządzeń specyficznych dla mikrokontrolera 80C552. Ustawienie jedynki na odpowiedniej pozycji powoduje włączenie obsługi przerwań od danego urządzenia:

• ET2 włącza przerwanie od licznika T2.

• ECM2-ECM0 aktywują przerwania od rejestrów porównujących CM2-CM0.

• ECT3-ECT0 aktywują przerwania od rejestrów przechwytujących CT3-CT0.

Rejestr IP1 jest odpowiedzialny za ustalanie poziomu przerwań dla dodatkowych przerwań występujących w mikrokontrolerze 80C552. Ustawienie odpowiedniego bitu przyporządkowuje poziom priorytetu 1, wyzerowanie - poziom priorytetu 0.

• PT2 odpowiada za poziom priorytetu przerwania od licznika T2.

• PCM2-PCM0 odpowiadają za poziom priorytetów przerwań od rejestrów porównujących CM2-CM0.

• PCT3-PCT0 odpowiadają za poziom priorytetów przerwań od rejestrów przechwytujących CT3-CT0.

Przyjęcie przerwania wywołuje identyczne efekty jak w mikrokontrolerze 8051, jednak ze względu na więcej obsługiwanych układów pamięć programu musi zawierać więcej procedur obsługi przerwań. Przerwania o jednakowym poziomie, wywołane jednocześnie, obsługiwane są w następującej kolejności: INT0' (najwyższy priorytet), I²C, A/C, T0, CTI0, CMI0, INT1', CTI1, CMI1, T1, CTI2, CMI2, RI+TI, CTI3, T2 (priorytet najniższy).

Układ sterowania mikrokontrolera 80C552

Zasadnicze cechy układu sterowania mikrokontrolera 80C552 są takie same jak dla układu 8051 (80C51). Za sterowanie trybami uśpienia również odpowiada rejestr PCON (posiada on dodatkowy bit WLE na pozycji b₄, który jest wykorzystywany przez licznik czuwający; pozostałe bity rejestru mają takie samo znaczenie jak w 80C51). Częściowo różnią się tylko tryby uśpienia: w trybie IDL dodatkowo w stosunku do 80C51 wyzerowywany i wyłączany jest licznik T2, wyzerowywane są układy PWM (ich wyjścia przyjmują stan wysoki) oraz przerywany jest proces konwersji A/C.
Niemal identyczny jak w 80C51 jest tryb uśpienia PD. Jedyną różnicą przy wprowadzaniu mikrokontrolera 80C552 w ten tryb jest konieczność, oprócz ustawienia bitu PD, podania wysokiego poziomu na wyprowadzenie EW' mikrokontrolera (jest to swego rodzaju zabezpieczenie przed wejściem w ten tryb uśpienia).

Rozdział 3
Urządzenia peryferyjne

Do szyny I²C podłączono następujące układy:

1. pamięć EEPROM (PCF8582),

2. zegar czasu rzeczywistego (PCF8583),

3. 8-bitowy port we/wy dla magistrali I²C (PCF8574), umożliwiający sterowanie modułami:

• wyświetlacza,

• linijki diodowej,

• klawiatury.

Poniżej przedstawiono opis każdego z tych modułów.

3.1. Pamięć statyczna CMOS - EEPROM o pojemności 256 x 8 bitów z interfejsem magistrali I²C

Układ scalony PCF8582A jest reprogramowalną elektrycznie pamięcią ROM (EEPROM) o pojemności 2K-bity i organizacji 256x8 bitów. Układ ten jest wykonany w technologii CMOS z bramką swobodną i zasilany jednym napięciem +5V.

W transmisji sygnałów za pomocą szeregowej magistrali I²C jest wystarczające stosowanie układów PCF8582A w obudowie 8-końcówkowej, przy czym jednocześnie do magistrali można dołączyć nie więcej niż 8 wymienionych układów. Selekcji układu (aktywnego w danej chwili) dokonuje się za pomocą 3 linii adresowych.

Sterowanie czasowe w cyklu KASOWANIE/ZAPIS może się odbyć w dwojaki sposób: z generatora (zegara) zewnętrznego przez podanie impulsów sterujących na końcówkę PTC (n. 7 lub n. 13), bądź z generatora (zegara) wewnętrznego, jednak w tym ostatnim przypadku obwód RC, określający stałą czasową generatora, musi być dołączony do n. 7 lub n. 13 (zob. rys. 22).

Właściwości

• nieulotne zapamiętywanie 2K-bitów informacji (danych) o organizacji 256x8 bitów,

• jedno napięcie zasilania (+5V),

• wzmacniacz napięciowy sygnału KASOWANIE/ZAPIS wewnątrz struktury układu,

• szeregowa magistrala wejść/wyjść (I²C),

• automatyczna inkrementacja adresu,

• nieznaczny pobór mocy,

• jednopunktowy zegar cyklu KASOWANIE/ZAPIS,

• autozerowanie po włączeniu zasilania,

• możliwość wykonania 10.000 cykli KASOWANIE/ZAPIS na bajt,

• nieulotność zapamiętanych danych przez 10 lat,

• nieskończona liczba cykli odczytu,

• kompatybilność wyprowadzeń i adresów z układami PCF8570, PCF8571, PCF8582 oraz PCD8572,

• możliwość doprowadzenia sygnału zegarowego zewnętrznego.

Powyższy układ występuje w dwóch rodzajach obudów:

PCF8582AP - dwurzędowa plastykowa 8-końcówkowa (SOT97),

PCF8582AT - miniaturowa plastykowa 16-końcówkowa (SO16L, SOT162A).

Rysunek 20.
Schemat i opis wyprowadzeń dla układu w obudowie 8-końcówkowej

Tabela 15.
Opis wyprowadzeń

końcówka	Opis
A0	wejścia adresowe/wyboru rodzaju testu
A1
A2
VSS	masa
SDA	magistrala I^2C
SCL
PTC	układ sterowania czasowego
VDD	dodatnie napięcie zasilania

Rysunek 21.
Schemat blokowo-funkcjonalny.

Szybkość transmisji z magistralą I²C

Zgodnie ze specyfikacją techniczną, magistrala I²C może pracować z małą szybkością transmisji (częstotliwość zegara 2kHz) i z wysoką szybkością transmisji (częstotliwość zegara 100kHz). Układ PCF 8582A jest dostosowany do pracy przy obu wymienionych wyżej szybkościach transmisji.

Rysunek 22.
Sposób podłączenia elementów RC obwodu oscylatora w celu realizacji sterownia czasowego impulsami programującymi za pomocą generatora wewnętrznego dla układów:
a) PCF8582AT,
b) PCF8582AP.

Protokół transmisji magistrali I²C

Konfiguracje magistrali I²C w różnych cyklach ODCZYTU i ZAPISU dla układu PCF8582A są przedstawione na rysunkach 23 a, b oraz c.

Rysunek 23 a.
Nadajnik nadrzędny przesyła dane do odbiornika podporządkowanego PCF8582A (tryb KASOWANIE/ZAPIS).

1. Po prostym sygnale stopu rozpoczyna się cykl kasowanie/zapis i magistrala jest wolna dla nowej (kolejnej) transmisji. Czas trwania cyklu kasowanie/zapis jest równy w przybliżeniu 30ms, gdy jest zapisywany tylko jeden bajt, lub 60ms, gdy są zapisywane 2 bajty. Podczas cyklu kasowanie/zapis układ będący odbiornikiem podrzędnym nie wysyła bitu potwierdzenia, jeśli nie jest adresowany poprzez magistralę I²C.

2. Drugi bajt danych jest nadobowiązkowy. Nie dopuszcza do wystąpienia więcej niż dwu rodzajów sygnałów kasowania/zapisu.

Rysunek 23 b.
Układ nadrzędny odczytuje dane z układu PCF8582A podrzędnego po ustawieniu adresu słowa (zapis adresu, ODCZYT danych).

Rysunek 23 c. Układ nadrzędny odczytuje dane z układu PCF8582A podrzędnego natychmiast po pierwszym bajcie (tryb ODCZYT).

Układ bez zegara impulsów programujących może być zastosowany tylko do odczytu danych.

Uwaga:

adres układu podrzędnego zgodnie ze specyfikacją magistrali I²C ma następujący format:

1

0

1

0

A2

A1

A0

3.2. Zegar/kalendarz z pamięcią statyczną RAM 256 x 8

Układ PCF 8583 jest pobierającą małą moc, 2048-bitową statyczną pamięcią CMOS RAM o organizacji 256 x 8 bitów. Adresy i dane są przesyłane szeregowo dwuprzewodową magistralą I²C. Zawartość wewnętrznego rejestru słowa adresowego jest automatycznie powiększana o 1 po każdym zapisie lub odczycie bajtu. Wyprowadzenie linii adresu A0 jest wykorzystane do sprzętowego programowania adresu, umożliwiając dołączenie do magistrali dwóch układów bez żadnej dodatkowej automatyki. Wbudowane obwody oscylatora 32,768 kHz i pierwsze 9 bajtów pamięci są wykorzystane dla funkcji zegara przez kalendarz. Kolejne 8 bajtów może być zaprogramowane jako rejestr alarmu lub wykorzystane jako zwykła pamięć RAM.

Właściwości

• napięcie zasilania magistrali I²C: 2,5 ÷ 6 V

• napięcie zasilania zegara (0÷+70°C)1,0 ÷ 6V

• napięcie podtrzymania zawartości RAM 1,0 ÷ 6V

• prąd zasilania (f_SCL = 0Hz) maks. 50µA

• funkcja zegara i czteroletniego kalendarza

• format danych zegara 12- lub 24-godzinny

• zliczanie sygnału wzorcowego 32,768kHz lub 50Hz

• wejście/wyjście szeregowe (magistrala I²C)

• funkcja automatycznej inkrementacji słowa adresowego

• funkcje programowanego alarmu, timera i przerwań

Rysunek 24.
Schemat blokowy

Opis funkcjonalny

Układ PCF 8583 zawiera 256 8-bitowych komórek pamięci RAM z 8-bitowym rejestrem adresowym, którego zawartość jest automatycznie zwiększana o jeden, wewnętrzny układ oscylatora, dzielnik częstotliwości, interfejs szeregowej, dwukierunkowej, dwuprzewodowej magistrali I²C i obwody zerujące po włączeniu zasilania (reset).

Osiem pierwszych bajtów pamięci RAM (o adresach 00 do 07) działa jak adresowalne 8-bitowe rejestry równoległe. Pierwszy z nich (o adresie 00) służy jako rejestr sterujący/stanu. Rejestry o adresach od 01 do 07 są licznikami dla funkcji zegara. Komórki o adresach 08 do 0F mogą być wykorzystywane jako komórki RAM lub zaprogramowane jako rejestry alarmu.

Rysunek 25.
Opis wyprowadzeń

Tabela 16.
Opis wyprowadzeń

końcówka	Opis
OSCI	Wejście oscylatora, sygnału o częstotliwości 50 Hz lub impulsów zdarzeń
OSCO	Wyjście oscylatora
A0	Wejście adresowe
VSS	Ujemna linia zasilania
SDA	Linie magistrali I^2C
SCL
INT	Wyjście przerwań „otwarty dren” (aktywny poziom niski
VDD	Dodatnia linia zasilania

Tryby funkcji licznika

W zależności od zawartości rejestru sterowania/stanu jest wybierany tryb pracy jako zegara 32,768kHz, zegara 50Hz lub licznika zdarzeń.

W trybie zegara setne sekundy, sekundy, minuty, godziny, data, miesiąc (kalendarz czteroletni) i dni tygodnia, są przechowywane jako liczby BCD. Rejestr czasu przechowuje do 99 dni. Tryb licznika zdarzeń jest wykorzystywany do zliczania impulsów podawanych na wejście oscylatora (OSCO pozostaje niepodłączone). Licznik przechowuje do 6 cyfr dziesiętnych.

Gdy jeden z liczników (komórki pamięci od 00 do 07) jest odczytywany, zawartość wszystkich liczników jest przepisywana do zatrzasków na początku cyklu odczytu. Ten sposób zapobiega błędom w wyniku przeniesień podczas odczytu.

Funkcje alarmu

Ustawienie bitu zezwolenia alarmu w rejestrze sterowania/stanu aktywuje rejestr sterowania alarmem (08). Po ustawieniu w rejestrze alarmu alarmu datowanego, można zaprogramować alarm w wybranym dniu miesiąca, dniu tygodnia lub alarm timera (po odliczeniu zadania opóźnienia). W trybach zegara rejest timera (adres 07) może być zaprogramowany na zliczanie setnych sekundy, sekund, minut, godzin lub dni. Dni są zliczane, gdy alarm nie jest zaprogramowany.

Gdy warunek alarm zostanie spełniony, jest ustawiany wskaźnik alarmu w rejestrze sterowania/stanu. Sygnał alarmu timera ustawia wskaźnik alarmu, a przepełnienie rejestru timera ustawia wskaźnik timera. Wyjście przerwań typu „otwarty dren” jest przełączane w stan przewodzenia, gdy wskaźnik alarmu lub wskaźnik timera jest ustawiony.

Rejestr sterujący/stanu

Rejestr sterujący/stanu jest bajtem pamięci o adresie 00 ze swobodnym odczytem i zapisem poprzez magistralę I²C. Poprzez zmianę zawartości rejestru można sterować wszystkimi funkcjami układu (patrz rys. 26).

Rejestry licznika

W poszczególnych trybach pracy rejestry licznika są zaprogramowane i zorganizowane tak, jak to przedstawia rysunek 27. Cykle licznika zawiera tabela 17.

W trybach zegara format 24-lub 12-godzinny jest wybierany ustawieniem najbardziej znaczącego bitu rejestr godzin. Format licznika godzin przedstawia rys. 28.

Rok i dzień miesiąca są przechowywane w komórce pamięci 05 (patrz rys. 29) Dni tygodnia i miesiące przechowuje komórka 06 (patrz rys. 30). Przy odczycie tych komórek, jeżeli bit wskaźnika maski rejestru sterującego/stanu jest ustawiony, rok i dzień tygodnia są maskowane. Umożliwia to użytkownikowi bezpośredni odczyt dnia i miesiąca.

Rysunek 26.
Rejestr sterujący/stanu

Rysunek 27.
Organizacja rejestrów

W trybie licznika zdarzeń wynik zliczania jest przechowywany w postaci liczby kodowanej BCD. D5 jest najstarszą, a D0 najmłodszą liczbą. Dzielnik jest pominięty.

Rejestr sterowania alarmem

Ustawienie bitu zezwolenia alarmu w rejestrze sterowania/stanu aktywuje rejestr sterowania alarmem (08). Zawartość rejestru alarmu steruje wszystkimi alarmami, timerem i wyjściowymi funkcjami przerwań (patrz rys. 31 i 32).

Rysunek 28.
Format licznika godzin

Rysunek 29.
Format licznika lat/dni miesiąca

Rysunek 30.
Format licznika dni tygodnia/miesięcy

Rejestry alarmu

Wszystkie rejestry alarmu są rozmieszczone ze stałym przesunięciem heksadecymalnie 08 względem odpowiednich rejestrów licznika.

Sygnał alarmu jest wysyłany, gdy zawartość rejestrów alarmu jest zgodna na każdym bicie z zawartością odpowiednich rejestrów licznika. Alarm codzienny ignoruje bity miesiąca i dnia miesiąca. Jeśli jest ustawiony alarm w dniu tygodnia, zawartość rejestru dni tygodnia/miesięcy określa dzień aktywacji alarmu (rys. 33).

Tabela 17.
Długości cykli liczników czasu w trybach zegara

Jednostka	Cykl zliczania	Przejście po przeniesieniu do następnej jednostki	Zawartość licznika miesięcy
Setne sekundy	00 do 99	99 na 00
Sekundy	00 do 59	59 do 00
Minuty	00 do 59	59 do 00
Godziny (24)	00 do 23	23 do 00
Godziny (12)	12AM, 01AM do 11AM, 12 PM, 01PM do 11 PM	11 PM na 12 AM
Dni miesiąca	01 do 31	31 na 01	1, 3, 5, 7, 8, 10, 12
		01 do 30	30 na 01	4, 6, 9, 11
		01 do 29	29 na 01	2, rok = 0
		01 do 28	28 na 01	2, rok = 1, 2, 3
Miesiące	01 do 12	12 na 01
Lata	0 do 3	3 na 0
Dni tygodnia	0 do 6	6
Dni timera	00 do 99	brak przeniesienia

Wyjście przerwań

N-kanałowe wyjście typu „otwarty dren” sygnału przerwania jest programowane ustawieniem rejestru sterującego alarmu. Wyjście jest przełączane w stan przewodzenia, gdy jest ustawiony wskaźnik alarmu lub wskaźnik timera. W trybie zegara bez alarmu stan wyjścia jest sterowany przez wskaźnik timera. Napięcie na zatkanym wyjściu przerwania może przekroczyć napięcie zasilania.

Oscylator i dzielnik

Do wyprowadzeń OSCI (1) i OSCO (2) należy dołączyć rezonator kwarcowy 32,768kHz. Kondensator trymujący, włączony pomiędzy wyprowadzenia OSCI i V_DD służy do korekcji częstotliwości oscylatora. Częstotliwość oscylatora jest dzielona przez 128 w układzie dzielnika. Pochodnym tego sygnału jest sygnał zegarowy 100Hz.

W trybie zegara 50Hz lub licznika zdarzeń oscylator jest wyłączony, a jego wejście przechodzi w stan wysokiej impedancji. Daje to użytkownikowi możliwość podania na wyprowadzenie OSCI wzorcowego sygnału 50Hz lub innego zewnętrznego szybkozmiennego sygnału zdarzeń.

Rysunek 31.
Rejestr sterowania alarmem w trybach zegara

Rysunek 32.
Rejestr sterowania alarmem w trybie licznika zdarzeń

Inicjalizacja

Po włączeniu zasilania interfejs magistrali I²C, rejestr sterujący/stanu i rejestry licznika są zerowane. W formacie 24-godzinnym od pierwszego stycznia 0.00.00:00.

Drugi, aktywowany poziomem sygnał zerujący interfejs magistrali I²C jest generowany, gdy napięcie spadnie poniżej zerowania interfejsu. Nie ma on wpływu na rejestr sterujący/stanu ani rejestry licznika stanu.

Zaleca się ustawianie wskaźnika stopu zliczania rejestru sterującego/stanu przed wprowadzaniem aktualnego czasu do liczników. Wprowadzenie nieprawidłowych stanów doprowadzi do wadliwego funkcjonowania zegara, ale nie zablokuje układu.

Rysunek 33.
Wybór alarmu w dniu tygodnia

Informacje aplikacyjne

Układ jest programowany poprzez magistralę I²C. Adresowanie jest dokonywane w pierwszym bajcie przesyłanym po procedurze startu. Protokół magistrali jest podobny, jak dla zegara/kalendarza PCF8573.

1	0	1	0	0	0	A0	R/W
	grupa 1				grupa 2

Rysunek. 34.
Adres układu PCF8583

Rysunek 35.
Przykład aplikacji układu PCF8583

3.3. 8-bitowy port wejścia/wyjścia dla magistrali I²C

Układ PCF8574 jest wykonany w technologii CMOS. Realizuje port wejścia/wyjścia dla większości rodzin mikrokontrolerów poprzez magistralę I²C. Obwód składa się z
8-bitowego quasi-dwukierunkowego portu oraz interfejsu magistrali I²C. Układ charakteryzuje się małym poborem prądu, i posiada zatrzaskiwane wyjścia o stosunkowo dużej obciążalności prądowej, przystosowanej do bezpośredniego wysterowywania diod LED. Ma linię przerywającą (INT), aktywną stanem niskim, która może być podłączona do odpowiedniego wejścia mikrokontrolera. Poprzez wysłanie sygnału na linii przerwania, port we/wy może informować µK o danych na wejściach portu bez konieczności komunikowania się przez magistralę I²C. Oznacza to, że powyższy układ jest prostym urządzeniem podrzędnym.

Właściwości

• napięcie zasilania od 2,5 ÷ 6V,

• mały pobór prądu w trybie „uśpienia” (max. 10 µA),

• port równoległy dla magistrali I²C,

• wyjście przerwania typu otwarty dren,

• kompatybilny z większością mikrokontrolerów,

• zatrzaskiwane wyjścia o dużej obciążalności,

• adres sprzętowy ustalany przez trzy końcówki (możliwość podłączenia do magistrali ośmiu PCF8574),

Rysunek 36.
Schemat blokowy

Rysunek 37.
Układ wyprowadzeń

Tabela 18.
Oznaczenia końcówek

Symbol końcówki	nóżka	Opis
A0	1	wejście adresowe 0
A1	2	wejście adresowe 1
A2	3	wejście adresowe 2
P0	4	kwasi dwukierunkowe we/wy 0
P1	5	kwasi dwukierunkowe we/wy 1
P2	6	kwasi dwukierunkowe we/wy 2
P3	7	kwasi dwukierunkowe we/wy 3
VSS	8	masa
P4	9	kwasi dwukierunkowe we/wy 4
P5	10	kwasi dwukierunkowe we/wy 5
P6	11	kwasi dwukierunkowe we/wy 6
P7	12	kwasi dwukierunkowe we/wy 7
INT	13	wejście przerywające (aktywne stanem niskim)
SCL	14	szeregowa linia zegara
SDA	15	szeregowa linia danych
VDD	16	zasilanie

Rysunek 38.
Uproszczony schemat pojedynczej linii I/O.

Rysunek 39.
Adresy układów podrzędnych PCF8574 i PCF8574A.

Adresowanie

Każdy z ośmiu układów PCF8574, które można podłączyć do magistrali, może być niezależnie użyty jako wejście lub wyjście. Wejściowe dane są przesyłane od portu do mikrokontrolera w cyklu odczytu READ (rys. 41). Natomiast dane wyjściowe są transmitowane do portu w cyklu zapisu WRITE (rys. 40).

Rysunek 40.
Cykl zapisu.

Rysunek 41.
Cykl odczytu.

Przerwania

Układ PCF8574 posiada wejście INT (otwarty dren), które może być podłączone do odpowiedniego wejścia µK (np. INT0, INT1, w '51). Daje to możliwość inicjowania przez układ danej akcji w systemie związanej z zajściem określonych warunków w układzie. Przerwanie jest generowane przez każde narastające, bądź opadające zbocze na wejściach portu przy pracy w trybie wejściowym (READ). Wyjście INT układu jest dezaktywowane po odczycie układu, zapisie układu, bądź powrocie wejścia do stanu początkowego.

Dokładniej ma to miejsce:

• w cyklu odczytu READ podczas bitu potwierdzenia po narastającym zboczu sygnału na linii SCL,

• w cyklu zapisu WRITE podczas bitu potwierdzenia po przejściu ze stanu H na L sygnału na linii SCL,

• przerwanie, które wystąpiło podczas taktu potwierdzenia może być utracone (lub za krótkie) ze względu na resetowanie linii INT podczas tego taktu.

Quasi-dwukierunkowe we/wy

Quasi-dwukierunkowe linie we/wy mogą być używane jako wejścia lub wyjścia bez konieczności wprowadzania kontrolnych sygnałów kierunku przesyłania danych. Po włączeniu zasilania linie portu są w stanie H. Dodatkowe „podciągnięcie” do napięcia zasilania V_DD zapewnia szybko narastające zbocza na obciążonych wyjściach. Układ uaktywnia się, gdy na wyjściach jest podany stan H i wyłącza się poprzez wystąpienie opadającego zbocza na linii SCL. Linie we/wy powinny być w stanie H przed użyciem ich jako wejścia (rysunek 44).

Rysunek 42.
Aplikacja połączenia kilku układów PCF8574 na wspólnej linii INT.

Rysunek 43.
Przerwanie generowane przez zmianę stanu wejść (linia P5).

Rysunek 44.
Przemijające podciąganie bieżącego I_OHt­ podczas gdy zmienia się linia P3 ze stanu L na H i spowrotem wraca na L.

3.3.1. Linijka diodowa

Jest to moduł wykorzystujący port równoległy z interfejsem I²C (PCF8574). Diody podłączone są do wyjść portu P0 do P7 przez rezystory ograniczające. Adres układu ustalony jest na 0100111R/W. Wyjście INT układu nie jest do niczego podłączone ze względu na niewykorzystanie (realizowany jest jedynie zapis z układu nadrzędnego). Transmisja danych odbywa się na liniach SDA oraz SCL, a dana zapisana do układu pozostaje na liniach P0 do P7, aż do następnego zapisu.

Rysunek 45.
Schemat elektryczny modułu linijki diodowej.

3.3.2. Klawiatura

17-przyciskowy moduł klawiatury obsługują dwa układy PCF8574, a dodatkowa linia to przycisk RESET, podłączony bezpośrednio do µK. Układy pracujące w klawiaturze na magistrali I²C dostępne są pod adresami: 0100 000R/W oraz 0100 011R/W. Podczas pracy w trybie wejściowym zmiana poziomu na którejkolwiek z linii odpowiadająca naciśnięciu określonego klawisza, powoduje zgłoszenie przerwania na wyjściu INT. Wyjścia przerwań układów podwieszone są pod linie portu P3.2 i P3.3 µK, odpowiadające wejściom INT0 i INT1. Wyjście INT układu PCF8574 jest to stopień z otwartym drenem (open drain), zgłoszenie przerwania jest równoznaczne z niskim poziomem, czyli zwarciem wyjścia do masy (dzięki temu można podłączyć do jednej linii przerwania kilka układów). Klawiaturę można odczytywać w dwojaki sposób: metodą „pollingu”, czyli cyklicznego odczytywania przez program główny lub w procedurze obsługi przerwania zewnętrznego INT0, INT1 procesora. Obsługa przerwania inicjuje sesję komunikacyjną I²C z klawiaturą, podczas której odczytywany jest stan klawiatury. W praktyce „polling” działa zupełnie wystarczająco, bez widocznych dla użytkownika opóźnień. Natomiast niewielka zwłoka czasowa komunikacji szeregowej wprowadza „naturalną” filtrację drgań ze styków i na ogół nie musimy się już martwić specjalnymi procedurami pisanymi w tym celu. Wyjście INT układu jest dezaktywowane po: odczycie układu, zapisie do układu, powrocie wejścia do stanu początkowego.

Rysunek 46.
Schemat elektryczny modułu klawiatury.

3.3.3. Wyświetlacz

W profesjonalnym przyrządzie pomiarowym zasadnicze znaczenie ma sposób w jaki dokonywana jest prezentacja wyników pomiarowych i komunikatów systemu zarządzającego. Znaki wyświetlane są w formacie 5x7 punktów w jednej linii o długości 16 znaków (2 x 8 znaków). Zastosowanie wyświetlacza w zasadniczy sposób poprawiło czytelność prezentowanych informacji.

Rysunek 47.
Schemat blokowy wyświetlacza wraz z układem podświetlania.

Moduł wyświetlacza ciekłokrystalicznego

Moduł ten jest całkowicie autonomicznym blokiem funkcjonalnym. Może on być obsługiwany przez szeroki wachlarz systemów mikroprocesorowych. Jego współpraca z zewnętrznym systemem nadzorczym odbywa się za pośrednictwem 14-tu sygnałów. Oznaczenia poszczególnych wyprowadzeń opisuje tabela 19. Dwie dodatkowe końcówki umieszczone oddzielnie służą do podłączenia napięcia podświetlania (+5V). Schemat blokowy modułu wraz z układem podświetlania przedstawiono na rysunku 47.

Tabela 19.
Znaczenie poszczególnych końcówek.

	Sterowanie wyświetlacza							Podświetlanie
Nr pinu	1	2	3	4	5	6	7÷14	+	-
Funkcja	Vss	Vdd	V0	RS	R/W	E	DB0÷DB7	+5V	0V

Opis wyprowadzeń

1. V_SS - masa systemu (OV).

2. V_DD - zasilanie (+5V).

3. V₀ - LCD Drive Voltage, napięcie sterujące służące do regulacji kontrastu obrazu, jego regulacja może się obywać w zakresie (-1 ÷ +5V).

4. RS - Register Select, określa rodzaj informacji, przesyłanych do/z modułu wyświetlacza. Dla RS = H zachodzi transmisja danych zaś dla RS = L przesyłana jest instrukcja względnie bajt statusowy.

5. R/W - Read/Write, definiuje kierunek transmisji pomiędzy modułem LCD, a jednostką mikroprocesora. W przypadku R/W=L następuje cykl zapisu danych do modułu wyświetlacza, dla R/W = H miejsce ma cykl odczytu.

6. E - Enable, sygnał ten steruje momentami zapisu i odczytu do/z modułu LCD. Odczyt danych możliwy jest dla stanu E = H. Zapis danych do modułu odbywa się przy opadającym zboczu E.

7. DBO - DB7 - dwukierunkowa 8-bitowa magistrala danych. Programowo dostępny jest także tryb 4 bitowej transmisji danych, wykorzystującej DB4÷DB7. Dla uproszczenia komunikacji, w naszym modelu wykorzystano tryb 4-bitowej transmisji (sterowanie jednym układem PCF8574).

8. ZAŁ - załączenie podświetlania

9. WYŁ - wyłączenie podświetlania

Kombinacje sygnałów RS, R/W oraz E decydują o tym jaką informację przesyłamy i kto jest jego nadawcą a kto odbiorcą. Relacje między tymi sygnałami a określonymi operacjami, realizowanymi za ich przyczyną pokazuje tabela 20.

Tabela 20.
Funkcje sygnałów RS i R/W.

RS	R/W	E	OPERACJA
0	0		Zapis kodu instrukcji
0	1		Odczyt flagi zajętości licznika adresowego
1	0		Zapis danych
1	1		Odczyt danych

Pracą modułu LCD zarządza zawarty w jego strukturze specjalizowany mikrokontroler jednoukładowy HD44780. To właśnie do jego zadań należy komunikacja z systemem zewnętrznym. Po odpowiednim przetworzeniu otrzymanej informacji generuje on (przy wykorzystaniu sterownika segmentowego HD4410U) zestaw sygnałów potrzebnych od wysterowania panelu wyświetlania (LCD_PANEL).

Moduł wyświetlacza wyposażony został w układ wewnętrznego inicjowania (ang. Innternal Reset Circuit). Dzięki temu układowi możliwa jest każdorazowo po włączeniu zasilania samoczynna inicjalizacja systemu wyświetlacza. Warunkiem poprawnego przeprowadzenia tej operacji jest dotrzymanie odpowiednich warunków, określających przebieg doprowadzonego napięcia zasilającego. I tak zbocze narastające tego przebiegu nie może być krótsze niż 100 ps, ani też trwać dłużej niż 10 ms i poprzedzać go musi zanik napięcia zasilającego przez okres co najmniej 1 ms. w przypadku niedotrzymania tych zaleceń konieczne staje się przeprowadzenie inicjalizacji w sposób programowy przez system zewnętrzny.

Układ cechuje się minimalnym poborem mocy. Typowa wartość prądu obciążenia wynosi 1,8 mA maksymalna 5 mA. Kompensacja temperaturowa (realizowana poprzez regulację napięcia V₀) zapewnia uzyskanie obrazu o dobrej jakości w zakresie od 0 do +50 °C.

Kontroler modułu wyświetlacza ma do dyspozycji dwa rodzaje pamięci:

• DDRAM (ang. Display Data RAM) - pamięć obrazu o pojemności 2x40 bajtów, do której należy wpisywać kody znaków przeznaczonych do wyświetlania. Kody te są szczegółowo opisane w odpowiednich katalogach firmowych, w większości przypadków są one zgodne z kodami ASCII. Każdej linii wyświetlacza przyporządkowano kolejne 40 bajtów obszaru pamięci obrazu, przy czym w trybie standardowym wyświetlanych jest pierwsze 16 znaków z każdego banku. Tak więc wpis znaków do linii drugiej musi się rozpoczynać od adresu 28h (40)!

• CGRAM (ang. Character Generator RAM) - pamięć generatora znakowego 0 pojemności 64 bajtów. pamięć ta służy do przechowywania znaków, których kształt określony został przez użytkownika. Do zapamiętania pojedynczego znaku (5x7 punktów) potrzebnych jest 8 bajtów. Cała pamięć wystarcza więc do zdefiniowania 8 znaków, których kody, przeznaczone do wpisania w odpowiednie miejsca pamięci obrazu, przyjmują wartości od 0 do 7h.

Kontroler HD 44780 sterowany jest za pomocą zestawu instrukcji, których format prezentuje tabela 21.

Tabela 21.
Format instrukcji sterujących.

Instrukcja	Kod instrukcji
		RS	R/W	DB7	RB6	DB5	DB4	DB3	DB2	DB1	DB0
Clear Display	0	0	0	0	0	0	0	0	0	1
Cursor At Home	0	0	0	0	0	0	0	0	1	X
Entry Mode Set	0	0	0	0	0	0	0	1	I/D	S
Display On/Off Control	0	0	0	0	0	0	1	D	C	B
Cursor Display Schift	0	0	0	0	0	1	S/C	R/L	X	X
Function Set	0	0	0	0	1	DL	N	F	X	X
CGRAM Address Set	0	0	00	1	ACG
DDRAM Address Set	0	0	1	ADD
Busy Flag/Address Read	0	1	BF	AC
CGRAM/ADDRESS Data Write	1	0	Write Data
CGRAM/ADDRESS Data Read	1	1	Read Data

Opis działania instrukcji wyszczególnionych w tabeli 21:

1. Clear Display - służy do wyczyszczenia panelu wyświetlania. Instrukcja ta odbywa się przez wpisanie kodów spacji (20h) do wszystkich komórek pamięci DDRAM. Licznik adresów ustawiany jest na 0 (co każdorazowo pociąga za sobą przeniesienie kursora do pozycji początkowej).

2. Cursor At Home - powoduje reset licznika adresów i umieszczenie danych o adresach Oh, 40h na pierwszych pozycjach kolejnych linii panelu wyświetlania. Symbol „x” oznacza, że określony bit magistrali danych przyjmować może dowolną wartość.

3. Entry Mode Set - ustawia kierunek przesunięcia kursora (I/D - Increment / Decrement) oraz włącza / wyłącza przesuwanie danych na wyświetlaczu (S - Shift). I/D = 1/0 - adres kursora (licznik adresów) jest odpowiednio zwiększany /zmniejszany o jeden po każdym zapisie lub odczycie danych.

S= 1/0 -włączenie / wyłączenie jednoczesnego obrotu wyświetlanego stringu.

4. Display ON/OFF Control włącza/ wyłącza (1/0) wyświetlanie poszczególnych elementów.

D - całość obrazu

C - kursor

B - mruganie znaku w pozycji kursora

5. Cursor/Display Shift - przesuwa kursor / obraca wyświetlany string bez zmiany zawartości pamięci DDRAM.

S/C = 1 - obrót stringu

S/C =0 - przesunięcie kursora

R/L =1 - kierunek przesuwu / obrotu w prawo R/L =0 - kierunek przesuwu obrotu w lewo.

6. Functionn Set - pozwala na ustawienie podstawowych parametrów pracy interfejsu wyświetlacza.

DL = 1 - magistrala 8 bitowa

DL = 0 - magistrala 4 bitowa (pracuje przy wykorzystaniu linii DB4 - DB7, przesłanie każdego cyklu obejmuje dwa cykle starsza część przesyłana jest jako pierwsza.)

N - ustala ilość wyświetlanych linii

N = 1 - aktywne dwie linie panelu wyświetlania N = 0 - aktywna jedna linia panelu wyświetlania

F (ang. Font) - definiuje matrycę pojedynczego znaku

f = 1 - 5x10 punktów (operacja dostępna tylko w przypadku, gdy uaktywniono pojedynczą linię panelu wyświetlania)

F = 0 - 5x7 punktów

7. CGRAM Adress Set ustawienie adresu pamięci generatora znaków (A0 - A5) w liczniku adresów. Po tej operacji pamięć CGRAM jest dostępna do zapisu lub odczytu.

8. DDRAM Adress Set - ustawienie adresu pamięci obrazu (A0 - A6) w liczniku adresów. Po tej operacji pamięć DDRAM jest dostępna do zapisu lub odczytu.

9. Busy Flag/Adress Read - odczyt zawartości licznika adresów (DBO - DB6) i flagi zajętości BF.

BF=1 - mikrokontroler zajęty jest wykonywaniem operacji wewnętrznej i do momentu zakończenia wykonywania danej instrukcji nie może podjąć współpracy z systemem zewnętrznym.

BF=0 - kontroler HD44780 jest gotów do przyjęcia kolejnej instrukcji.

10. CGRAM/DDRAM Data Write - zapis danych (DBO do DB7) do pamięci DDRAM, ewentualnie CGRAM

11. CGRAM/DDRAM Data Read - odczyt danych (DBO do DB7) z pamięci DDRAM, ewentualnie CGRAM

Odczytywanie flagi zajętości nie jest rzeczą konieczną, jeśli system zewnętrzny uwzględnia czasy wykonywania poszczególnych instrukcji. W takim przypadku możliwa jest praca modułu LCD w trybie transmisji jednokierunkowej. Z reguły czasy te mieszczą się w granicach 40p,s. Wyjątek stanowią instrukcje Clear Display oraz At Home, które powodują zajęcie wewnętrznego kontrolera maksymalnie na czas 1,64 ms.

Wyświetlacz jest sterowany z jednego układu PCF8574, co zmusza do korzystania z 4-bitowego trybu transmisji (ograniczona liczba wyjść portu). Podłączenie odpowiednich linii wyświetlacza przedstawia rysunek 48.

Rysunek 48.
Schemat podłączenia wyświetlacza.

Uproszczenie sprzętowe podłączenia wyświetlacza (sterowany 8 bitami) komplikuje nieco programową obsługę modułu. Zbocze opadające sygnału Enable realizujące zapis danych do układu musi być wytwarzane w sposób softwerowy, poprzez dwukrotny zapis danych odpowiednio z „1” a następnie „0” na linii portu dołączonej do wejścia Enable. Nieco dłuższy staje się też zapis danych, które należy wysyłać po 4 bitu w kolejności starsza a potem młodsza połowa bajtu. Przy inicjalizacji wyświetlacza należy ustawić wspomniany 4 bitowy tryb transmisji za pomocą odpowiedniego rozkazu sterującego.

3.4. Czujnik temperatury LM35

Opis ogólny

Układy z rodziny LM35 są precyzyjnymi scalonymi czujnikami temperatury, których sygnał wyjściowy jest liniowo proporcjonalny do temperatury w sto­pniach Celsjusza. Układy LM35 mają dodatkową przewagę nad liniowymi czujnikami temperatury kalibrowanymi w Kelvinach, ponieważ użytkownik nie potrzebuje odejmować dużego stałego napięcia, aby uzyskać wyniku w poręcznej skali stustopniowej. Układ LM35 nie wymaga żadnej zewnętrznej kalibra­cji ani korekcji dla uzyskania typowych dokładności ±0,25°C w temperaturze pokojowej i ±0,75°C w całym zakresie temperatur od -55 do +150°C. Niską cenę zapewnia korygowanie i kalibracja na poziomie stru­ktury półprzewodnikowej. Mała impedancja wyjścio­wa, liniowość sygnału wyjściowego oraz precyzyjna au­tokorekcja układu LM35 powodują, że jego sprzęganie z układami odczytu lub sterowania jest szczególnie pro­ste. Układ LM35 może być stosowany przy zasilaniu pojedynczym napięciem lub symetrycznie (napięciem dodatnim i ujemnym). Ponieważ ze źródła zasilania pobiera tylko 60µA, jego samonagrzewanie jest bardzo małe, mniejsze niż 0,1°C w nieruchomym powietrzu. Układ LM35 jest przeznaczony do pracy w zakresie temperatur od -55 do +150°C. Układ LM35 montowany jest w hermetycznych obudowach tranzystorowych TO92 (rys. 49).

Rysunek 49.
Rozmieszczenie wyprowadzeń LM35DZ.

Rysunek 50.
Układ pracy w systemie.

Właściwości

• Kalibracja bezpośrednio w °C,

• Liniowy współczynnik skali +10mV/°C,

• Gwarantowana dokładność 0,5°C (przy 25°C),

• Możliwość pracy w pełnym zakresie temperatur od -55 do +150°C,

• Przydatność dla zdalnych zastosowań,

• Niska cena wynikająca z korekcji na poziomie struktury półprzewodnikowej,

• Zakres napięć zasilania od 4 do 30V,

• Pobór prądu mniejszy niż 60µA,

• Małe samonagrzewanie, 0,08°C w nieruchomym powietrzu,

• Typowa nieliniowość tylko ±0,25°C,

• Mała impedancja wyjściowa, 0,1Ω przy obciążeniu 1mA.

Zastosowanie

Wyjście powyższego układu zostało podłączone do jednego z wejść przetwornika A/C, wbudowanego w strukturę procesora `552. Zmiany napięcia na wyjściu układu LM35, powstałe na skutek zmian temperatury samego układu są próbkowane przez przetwornik A/C. Następnie wynik konwersji zapisywany do odnośnych rejestrów µK.

ROZDZIAŁ 4
INterfejs i²C do komputera PC

4.1. Informacje o programie i interfejsie sprzętowym

Projekt interfejsu wykorzystuje równoległy port komputera. Korzysta on z rejestru danych, rejestru wyjściowego (sterującego) i rejestru wejściowego portu. Oto wykorzystane bity poszczególnych rejestrów:

________ __________

SCL OUT - AUTOFEED Control LPT (037Ah) bit 1

SCL IN - PAPER END In LPT (0379h) bit 5

SDA OUT - DATA 7 Out LPT (0378h) bit 7

SDA IN - SELECT In LPT (0379h) bit 4

Takie wykorzystanie rejestrów portu umożliwia korzystanie również z komputerów, które nie są wyposażone w modny obecnie, dwukierunkowy port LPT.

W zasadzie układ sprzętowy urządzenia mógłby zostać pominięty, jednakże buforuje on port komputera, zabezpieczając go tym samym przed ewentualnym uszkodzeniem oraz powoduje sprzętową negację sygnału SCL OUT.

Program sterujący urządzeniem powstał w zasadzie jako program bardzo ogólny, nie przeznaczony do jakichś konkretnych zastosowań. Może on wraz z interfejsem służyć między innymi jako tester magistrali I²C (po odłączeniu procesora sterującego od szyny), tester układów wyposażonych w interfejs I²C, jako kopiarka zawartości pamięci, programator pamięci EEPROM itp., a więc w zastosowaniach raczej serwisowych, np. sprzętu RTV. W odróżnieniu od typowych układów do testowania magistrali I²C zbudowanych najczęściej w oparciu o mikrokontrolery jednoukładowe, program ten np. umożliwia przechowywanie przez bardzo długi czas wyników odczytów pamięci czy innych układów w postaci zbiorów na dysku, ich łatwą modyfikację, ponowny zapis i jest na pewno bardziej elastyczny, jeśli chodzi o udoskonalenia i modyfikacje.

Ponieważ jest to program w przeważającej części (bez funkcji obsługi szyny I²C, napisanych w asemblerze) napisany w języku wysokiego poziomu (Borland C++ ver.3.1 dla Windows) jest on względnie wolny. Prędkość przesyłania danych może wynosić do kilku tysięcy bitów na sekundę. Zależy ona również od typu komputera. Nie ma to jednak większego znaczenia ze względu na dwie rzeczy:

• po pierwsze, pojemność pamięci układów dołączanych poprzez magistralę I2C wynosi do 16kB, co może powodować wydłużenie czasu transmisji co najwyżej do kilku sekund;

• po drugie, to program generuje przebieg zegarowy, pracując w trybie MASTER.

Ponieważ pętle opóźniające (czas pomiędzy zboczami impulsów SDA i SCL oraz czasy oczekiwania na ACK) generowane są jako pętle programowe, czas ich wykonania zależy od typu komputera, o czym wspomniano powyżej. Wartościami wbudowanymi w program, określającymi czas ich trwania są odpowiednio 100 i 1000. Są to wielkości zapewniające poprawne działanie programu z komputerem AMD K6-2 333MHz. Gdyby czasy te okazały się za krótkie, należy za pomocą dowolnego edytora tekstowego utworzyć zbiór o nazwie i2c.cfg i wpisać do niego odpowiednie czasy w sposób następujący ( na przykład dla 10 i 100):

10

100

sa

ssa

bc

sh

Akceptowane liczby to 0-65535.

Symbole umieszczone poniżej stałych określających czasy opóźnień odpowiadają kolejnym parametrom zapamiętywanym w zbiorze, odpowiednio:

sa - slave address: adres urządzenia podporządkowanego

ssa - slave subaddress: subadres komórki;

bc - byte count: liczba bitów przesyłanych;

sh - show: widoczne klawisze, jeśli 1.

Dane te są zapamiętywane, jeśli tylko istnieje na dysku zbiór i2c.cfg (nie jest on tworzony automatycznie). Wszystkie one powinny być zapisane dziesiętnie.

Program obsługuje standardową transmisję poprzez złącze I2C - 7-mio bitowy adres urządzenia (możliwość zaadresowania do 127 układów), 14-to bitowy subadres, który może być wysyłany lub nie (możliwość adresowania 16384 komórek układu). Jak wspomniano powyżej, pracuje on w trybie MASTER, to znaczy zawsze rozpoczyna i kończy transmisję oraz generuje sygnał zegarowy.

Formaty transmisji realizowane przez program:

Do współpracy między komputerem (gniazdem CENTRONICS) a szyną I2C niezbędny jest interfejs. Zbudowany został on w oparciu o układ TTL 74LS06 (możliwe jest zastosowanie innego negatora z otwartym kolektorem).

Rysunek 51.
Schemat interfejsu.

Dokładniejsze informacje na temat działania i obsługi programu można znaleźć w plikach Pomocy.

4.2. Przykładowe ćwiczenia z wykorzystaniem konsoli

Program „Obsługa złącza I2C” umożliwia zapis i odczyt danych z układów podłączonych do magistrali emulując przez port równoległy układ nadrzędny. Oprócz ciekawego interfejsu graficznego aplikacja posiada szereg dogodnych funkcji m.in. automatyczne rozpoznawanie adresów urządzeń podłączonych do magistrali I²C, ustalanie subadresu oraz ilości transmitowanych danych bajtów, przesyłanie danych z i do bufora, którego zawartość może być edytowana i wiele innych opisanych szczegółowo w oknie pomocy. Zainicjowanie sesji komunikacyjnej na magistrali I²C powinno odbywać według poniższego algorytmu:

• przeprowadzeniu testu interfejsu i rozpoznaniu podłączonych układów (okna „Test interfejsu”, „Test systemu I2C” w menu „Opcje”)

• wybraniu adresu układu z którym ma nastąpić komunikacja, ustaleniu subadresu oraz ilości przesyłanych bajtów (okno „Parametry transmisji” w menu „Opcje”)

• wpisaniu odpowiednich danych do bufora w przypadku zapisu bądź wyczyszczenie bufora przy operacji odczytu (polecenia „Edytuj”, „Czyść” w menu „Bufor” )

• rozpoczęciu transmisji (polecenia „Prześlij...”:”Odczytaj z urządzenia”, „Zapisz do urządzenia” w menu „Bufor”)

• sprawdzeniu zawartości bufora po odczycie danych

Program musi działać przy wyłączonym sterowaniu systemu przez mikrokontroler. Ma to miejsce gdy po naciśnięciu przycisku „/” na wyświetlaczu pojawia się napis „SLAVE” co oznacza iż kontroler przeszedł w tryb pracy urządzania podrzędnego i zwolnił linie magistrali. Przywrócenie normalnej pracy systemu jest możliwe jedynie poprzez wyłączenie zasilania.

W przypadku poprawnego działania magistrali program rozpoznaje następujące adresy urządzeń:

adres	układ
40h	wyświetlacz^*
42h	klawiatura^*
46h	klawiatura^*
4Eh	linijka diodowa^*
A0h	zegar czasu rzeczywistego
Aeh	pamięć typu EEPROM

Ćwiczenie 1

Dokonaj odpowiednich czynności aby zapalić na przemian diody w kolejności

zapalona-zgaszona („1”-dioda zgaszona, „0”-zapalona)

Ćwiczenie 2

Przeprowadź zapis pięciu danych: 24h, A8h, 00h, BDh, F2h do pamięci EEPROM począwszy od lokacji B7h, a następnie sprawdź poprawność transmisji poprzez odczytanie zapisanych danych. Drugiego odczytu dokonaj po ponownych włączeniu zasilania aby sprawdzić czy informacje te są nieulotne.

Ćwiczenie 3

Sprawdź które klawisze obsługiwane są przez odpowiednio układy dostępne pod adresami 42h i 46h. Porównaj obserwacje z poniższą tabelą. Jaką wartość odczytujemy gdy żaden z klawiszy nie jest naciśnięty. Jakie wartości otrzymujemy po naciśnięciu np. klawiszy:

*, Del, +, 1.

Adres układu 42h Adres układu 46h

klawisz	kod klawisza			klawisz	kod klawisza
„0”	FEh	1111 1110b		„8”	FEh	1111 1110b
„1”	FDh	1111 1101b		„9”	FDh	1111 1101b
„2”	FBh	1111 1011b		„/”	FBh	1111 1011b
„3”	F7h	1111 0111b		„*”	F7h	1111 0111b
„4”	EFh	1110 1111b		„-”	EFfh	1110 1111b
„5”	DFh	1101 1111b		„+”	DFh	1101 1111b
„6”	BFh	1011 1111b		„Ent”	BFh	1011 1111b
„7”	7Fh	0111 1111b		„Del”	7Fh	0111 1111b

Ćwiczenie 4

Dokonaj odpowiedniej modyfikacji rejestru minut i godzin układu zegara czasu rzeczywistego (patrz opracowanie) tak aby po ponownym włączeniu systemu do normalnej pracy wskazywał godzinę 23:57, sprawdź czy po przekroczeniu godziny 00:00 zostanie automatycznie zmodyfikowana zawartość rejestru dni miesiąca (zaobserwuj to na wyświetlaczu po ponownym włączeniu systemu)

Ćwiczenie 5

Wyślij niezbędne dane aby wyczyścić wyświetlacz (wysłanie 4 kolejnych bajtów pod odpowiedni adres). Następnie wysyłając po 4 bajty (ograniczenie wynikające z szybkości działania magistrali i wyświetlacza) utwórz na ekranie

przykładowy napis np.: DOM korzystając z poniższego zestawienia

Rozkazy sterujące:

działanie	kod operacji
czyszczenie wyświetlacza	0100 0000b	40h
		0000 0000b	00h
		0100 0001b	41h
		0000 0001b	01h
	powrót kursora	0100 0000b	40h
		0000 0000b	00h
		0100 0010b	42h
		0000 0010b	02h
	ukrycie kursora	0100 0000b	40h
		0000 0000b	00h
		0100 1100b	4Ch
		0000 1100b	0Ch

Przykładowe dane

klawisz	kod			klawisz	kod
A	0101 0100b	54h		O	0101 0100b	54h
		0001 0100b	14h				0001 0100b	14h
		0101 0001b	51h				0101 1111b	5Fh
		0001 0001b	11h				0001 1111b	1Fh
	D	0101 0100b	54h			X	0101 0101b	55h
		0001 0100b	14h				0001 0101b	15h
		0101 0100b	54h				0101 1000b	58h
		0001 0100b	14h				0001 1000b	18h
	M	0101 0100b	54h			Z	0101 0101b	55h
		0001 0100b	14h				0001 0101b	15h
		0101 1101b	5Dh				0101 1010b	5Ah
		0001 1101b	1Dh				0001 1010b	1Ah

Literatura

1. Elektronika Praktyczna. Roczniki: 1994, 1996, 1999, 2000.

2. Gałka Piotr, Gałka Paweł, Podstawy programowania mikrokontrolera 8051, Warszawa 1995, Zakład Nauczania Informatyki „MIKOM”

3. Lula Ireneusz, Zeszyty serwisowe - magistrala I²C, Gdańsk 1999, Biuro Opracowń i Wdrożeń Elektroniki „Jupitel” s.c.

4. Mielczarek Wojciech, Szeregowe interfejsy cyfrowe, Gliwice 1993, Wydawnictwo Helion

5. Rydzewski Andrzej, Mikrokomputery jednoukładowe rodziny MCS-51, Warszawa 1999, Wydawnictwa Naukowo-Techniczne

6. Stępnień Cezary, Mikroprocesory firmy Intel, Warszawa 1992, Wydawnictwo Naukowe PWN

Dodatek

1. Schemat płytki drukowanej mikrokontrolera i rozmieszczenie elementów

2. Listing programu dla 80C552 zapisanego w pamięci EEPROM

Całość oprogramowania mikrokontrolera została napisana przez autorów niniejszej pracy.

;************** program '552 ***********

org 000h

ljmp start

org 003h ;int0

ljmp int_0

org 00bh ;przerwanie od T0

ljmp int_t0

org 013h ;int1

ljmp int_1

org 02bh ;i2c

ljmp i2cint

org 100h

start:

mrd equ 5fh

mtd equ 60h

numbyt equ 5ah

sla equ 5bh

hadd equ 5dh

backup equ 5eh

i2cerr bit 20h.0

i2c_busy bit 20h.1

nostop bit 20h.2 ;--------

flaga1 bit 20h.3

flaga2 bit 20h.4

tryb_t bit 20h.5

sla1 equ 6dh

sla2 equ 6eh

numbyt1 equ 6fh

numbyt2 equ 70h

zegar equ 61h

diody equ 62h

pamiec equ 63h

wysw equ 64h

klaw1 equ 65h

klaw2 equ 66h

zegar2 equ 67h

diody2 equ 68h

pamiec2 equ 69h

wysw2 equ 6ah

klaw12 equ 6bh

klaw22 equ 6ch

mov zegar,#0a0h ;adresy urzadzen i2c

mov diody,#4eh ;(zapis)

mov pamiec,#0aeh

mov wysw,#40h

mov klaw1,#42h

mov klaw2,#46h

mov zegar2,#0a1h ;adresy urzadzen i2c

mov diody2,#4fh ;(odczyt)

mov pamiec2,#0afh

mov wysw2,#41h

mov klaw12,#43h

mov klaw22,#47h

mov mtd,#30h ;parametry inicjalizujace

mov mrd,#45h

mov hadd,#04h

lcall i2cinit

lcall diod_test

lcall lcd_init

lcall qtest

lcall int_init

lcall zeg_init

lcall t0_init

clr tryb_t

;-------------------------------------------------------

;-------------------------------------------------------

petla: ljmp petla

;----------------------------------------------

;----------------------------------------------

delay:

mov r2,#07h ;9

petla1: mov r3,#0ffh

petla12:mov r4,#0ffh

petla13:djnz r4,petla13

djnz r3,petla12

djnz r2,petla1

ret

delay2:

mov r2,#02fh ;r5 ;4F

petla2: mov r3,#0ffh ;r6

petla3: djnz r3,petla3 ;r6

djnz r2,petla2 ;r5

ret

delay3:

mov r2,#0ffh ;r5 ;=5f

ptla2: mov r3,#0ffh ;r6

ptla3: djnz r3,ptla3 ;r6

djnz r2,ptla2 ;r5

ret

delay4:

mov r2,#03h

pe1: mov r3,#0ffh

pe12:mov r4,#0ffh

pe13:djnz r4,pe13

djnz r3,pe12

djnz r2,pe1

ret

;-----

diod_test:

clr c

mov a,#0ffh

mov r5,#9

powrd: ;setb c

rlc a

;setb c

mov 30h,a

mov r6,a

mov numbyt1,#1

mov sla1,diody

lcall zapis

lcall delay3

mov a,r6

setb c

djnz r5,powrd

ret

;------

lcd_init: ;inicjalizacja wyswietlacza

lcall delay

mov 30h,#01000010b

mov 31h,#00000010b

mov 32h,#01000010b ;function set

mov 33h,#00000010b

mov 34h,#01000000b

mov 35h,#00000000b

mov 36h,#01000000b

mov 37h,#00000000b ;clear display

mov 38h,#01000001b

mov 39h,#00000001b

mov numbyt1,#10

mov sla1,wysw

lcall zapis

mov 30h,#01000000b

mov 31h,#00000000b

mov 32h,#01001100b

mov 33h,#00001100b ;display on/off

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

;-------

kursor0: ;powrot kurora

mov 30h,#01000000b

mov 31h,#00000000b

mov 32h,#01000010b

mov 33h,#00000010b

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

;-------

czysc:

mov 30h,#01000000b

mov 31h,#00000000b ;clear display

mov 32h,#01000001b

mov 33h,#00000001b

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

;-------

qtest:

mov 30h,#01010100b

mov 31h,#00010100b

mov 32h,#01011111b

mov 33h,#00011111b ;OK

mov 34h,#01010100b

mov 35h,#00010100b

mov 36h,#01011011b

mov 37h,#00011011b

mov numbyt1,#8

mov sla1,wysw

lcall zapis

lcall delay

lcall delay

mov 30h,#01000000b

mov 31h,#00000000b ;clear display

mov 32h,#01000001b

mov 33h,#00000001b

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

;-------

int_init:

clr flaga1

clr flaga2

clr px1

clr px0

orl ien0,#10000101b

ret

;-------

dwukr:

mov 30h,#01010011b

mov 31h,#00010011b

mov 32h,#01011010b

mov 33h,#00011010b ;OK

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

;-------

kropka:

mov 30h,#01010010b

mov 31h,#00010010b

mov 32h,#01011110b

mov 33h,#00011110b ;OK

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

;-------

nap_sl:

mov 30h,#0ffh

mov numbyt1,#1 ;wygas diody

mov sla1,diody

lcall zapis

lcall czysc

;napis slave

mov 30h,#01010101b ;SL

mov 31h,#00010101b

mov 32h,#01010011b

mov 33h,#00010011b

mov 34h,#01010100b

mov 35h,#00010100b

mov 36h,#01011100b

mov 37h,#00011100b

mov numbyt1,#8

mov sla1,wysw

lcall zapis

;AV

mov 30h,#01010100b

mov 31h,#00010100b

mov 32h,#01010001b

mov 33h,#00010001b

mov 34h,#01010101b

mov 35h,#00010101b

mov 36h,#01010110b

mov 37h,#00010110b

mov numbyt1,#8

mov sla1,wysw

lcall zapis

;E

mov 30h,#01010100b

mov 31h,#00010100b

mov 32h,#01010101b

mov 33h,#00010101b

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

;-------

displ_on:

mov 30h,#01000000b

mov 31h,#00000000b

mov 32h,#01001100b

mov 33h,#00001100b ;display on

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

displ_off:

mov 30h,#01000000b

mov 31h,#00000000b

mov 32h,#01001000b

mov 33h,#00001000b ;display off

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

;-------

czas:

lcall bcd_ascii2

mov r2,a

anl a,#11110000b

rl a

rl a

rl a

rl a

mov 30h,#01010000b

orl 30h,a

mov 31h,#00010000b

orl 31h,a

mov a,r2

anl a,#00001111b

mov 32h,#01010000b

orl 32h,a

mov 33h,#00010000b

orl 33h,a

mov numbyt1,#4

mov sla1,wysw

lcall zapis

mov a,b

mov r2,a

anl a,#11110000b

rl a

rl a

rl a

rl a

mov 30h,#01010000b

orl 30h,a

mov 31h,#00010000b

orl 31h,a

mov a,r2

anl a,#00001111b

mov 32h,#01010000b

orl 32h,a

mov 33h,#00010000b

orl 33h,a

mov numbyt1,#4

mov sla1,wysw

lcall zapis

ret

bcd_ascii2: ;push r2

mov b,a

anl a,#11110000b

rl a

rl a

rl a

rl a

add a,#48

mov r2,a

anl b,#00001111b

mov a,b

add a,#48

mov b,a

mov a,r2

;pop r2

ret

;-------

t0_init:

mov r7,#0dh

orl ien0,#10000010b

clr pt0

mov th0,#0h

mov tl0,#0h

orl tmod,#00000001b

setb tr0

ret

;-------

zeg_init:

mov 30h,#00

mov 31h,#00001000b

mov numbyt1,#2

mov sla1,zegar

lcall zapis

ret

;-------

odczyt:

setb i2c_busy

mov numbyt,numbyt1 ;iložŤ transmitowanych danych

mov sla,sla1 ;adres uk'adu podrz`dnego

clr i2cerr ;zerowanie flagi b'`du magistarali

setb sta ;inicjacja odczytu

odczyt1: jnb i2cerr,odczyt11

mov a,#0ffh

ret

odczyt11: mov a,numbyt

jnz odczyt1

mov numbyt,numbyt2 ;odczyt x bajt˘w

mov sla,sla2 ;adres uk'adu podrz`dnego

clr i2cerr

setb sta

odczyt2: jnb i2cerr,odczyt21

mov a,#0ffh

ret

odczyt21: mov a,numbyt

jnz odczyt2

clr i2c_busy

ret

;--------

zapis:

setb i2c_busy

mov numbyt,numbyt1 ;wys'anie subadresu i bajt˘w

mov sla,sla1 ;adres uk'adu podrz`dnego

clr i2cerr

setb sta ;inicjacja zapisu

zapis1: jnb i2cerr,zapis11

ret

zapis11:mov a,numbyt

jnz zapis1

lcall delay2

clr i2c_busy

ret

;-------- proceduty obslugi I2C ---------------

; uzyty 0 bank rejestrow

org 400h

baza:

org baza+00h ;obs'uga b'edu magistrali

mov s1con,#0d4h

setb i2cerr ;ustaw flag` bl`du

pop psw

reti

org baza+08h ;start transmisji

mov s1dat,sla

mov s1con,#0c4h

ajmp initbase

org baza+010h ;start powt˘rzony

mov s1dat,sla

mov s1con,#0c4h

ajmp initbase

org baza+018h ;po wys'aniu adresu urzadzenia podrz`dnego

;mov psw,#08h ;odebrano potwierdzenie

mov s1dat,@r1

ajmp con

org baza+020h ;po wys'aniu adresu urz†dzenia podrz`dnego

mov s1con,#0d4h ;brak potwierdzenia

setb i2cerr ;ustaw znacznik b'`du

pop psw

reti

org baza+028h ;wys'any kolejny bajt danych

djnz numbyt,notldat1 ;odebrano potwierdzenie

mov s1con,#0d4h ;ustawienie STOP

ajmp retmt

org baza+030h ;po wys'aniu bajtu danych nie odebrano

mov s1con,#0d4h ;potwierdzenia

setb i2cerr

pop psw

reti

org baza+038h ;utracony arbitrarz magistrali

mov s1con,#0e4h

mov numbyt,backup

ajmp retmt

org baza+040h ;zapocz†tkowanie odbioru bajt˘w

mov s1con,#0c4h ;trybie master

pop psw

reti

org baza+048h ;brak potwierdzenia po wys'aniu adresu

;urz†dzenia podrz`dnego majacego nadawac

stop: mov s1con,#0d4h

setb i2cerr

pop psw

reti

org baza+050h ;odebrany bajt z urzadzenia podporz†dkowanego

;mov psw,#08h

mov @r0,s1dat

ajmp rec1

org baza+058h ;bajt zosta' odebrany

;mov psw,#08h ;potwierdzenia nie bedzie

mov @r0,s1dat

ajmp stop

i2cinit: ;procedura inicjalizacji z'†cza i2c

mov s1adr,#031h

setb p1.6

setb p1.7

orl ien0,#0a0h

setb ps1 ;clr ;------ustawic na 1

mov s1con,#0c4h

ret

i2cint: ;procedury przerwania z'†cza i2c

push psw

push s1sta

push hadd

mov psw,#00011000b ;-----

ret

initbase:

;mov psw,#08h

mov r1,mtd ;+a

mov r0,mrd ;+a

mov backup,numbyt

pop psw

reti

notldat1:

;mov psw,#08h

mov s1dat,@r1

con: mov s1con,#0c4h

inc r1 ;+a

retmt:

pop psw

reti

rec1:

djnz numbyt,notldat2

mov s1con,#0c0h

ajmp retmr

notldat2: mov s1con,#0c4h

retmr: inc r0 ;+a

pop psw

reti

;--------

;procedury obslugi przerwan int0 i int1

int_0: ;obsluga prawej klawiatury

wait1: jb i2c_busy,wait1

mov numbyt1,#1

mov sla1,klaw22

lcall zapis

jb flaga1,omin1

setb flaga1

mov a,45h

mov dptr,#600h

clr c

subb a,#127

movc a,@a+dptr

mov r4,a

mov dptr,#704h

movc a,@a+dptr

mov dptr,#718h

jmp @a+dptr ;tablica akcji

powrt1:

;wyswietlenie kodu klawisza

mov a,r4

mov 30h,a

mov numbyt1,#1

mov sla1,diody

lcall zapis

ljmp etyk1

omin1: clr flaga1

etyk1:

lcall delay3

reti

;-----

int_1: ;osluga lewej strony klawiatury

wait2: jb i2c_busy,wait2

mov numbyt1,#1

mov sla1,klaw12

lcall zapis

jb flaga2,omin2

setb flaga2

mov a,45h

mov dptr,#682h

clr c

subb a,#127

movc a,@a+dptr

mov r4,a

mov dptr,#704h

movc a,@a+dptr

mov dptr,#718h

jmp @a+dptr ;tablica akcji

powrt2:

mov a,r4 ;wyswietlenie kodu klawisza

mov 30h,a

mov numbyt1,#1

mov sla1,diody

lcall zapis

ljmp etyk2

omin2: clr flaga2

etyk2:

lcall delay3

reti

;--------

org 600h ;int0 - prawa

tablica1: ;kody klawiszy

org tablica1+00

db 15 ;del

org tablica1+64

db 14 ;enter

org tablica1+96

db 13 ;+

org tablica1+112

db 12 ;-

org tablica1+120

db 11 ;*

org tablica1+124

db 10 ;/

org tablica1+126

db 09 ;"9"

org tablica1+127

db 08 ;"8"

org 682h ;int1 - lewa

tablica2: ;kody klawiszy

org tablica2+00

db 07 ;"7"

org tablica2+64

db 06 ;"6"

org tablica2+96

db 05 ;"5"

org tablica2+112

db 04 ;"4"

org tablica2+120

db 03 ;"3"

org tablica2+124

db 02 ;"2"

org tablica2+126

db 01 ;"1"

org tablica2+127

db 00 ;"0"

org 704h ;wektoryzacja obslugi klawiatury

dzialanie:

db 00 ;"0"

db 16 ;"1"

db 32 ;"2"

db 48 ;"3"

db 64 ;"4"

db 80 ;"5"

db 96 ;"6"

db 112 ;"7"

db 128 ;"8"

db 144 ;"9"

db 160 ;"/"

db 176 ;"*"

db 192 ;"-"

db 208 ;"+"

db 224 ;"enter"

db 240 ;"del"

org 718h ;realizowana akcja

bazowy:

org bazowy+00 ;"0"

setb tryb_t

lcall czysc

ljmp powrt1

org bazowy+16 ;"1"

clr tryb_t

ljmp powrt1

org bazowy+32 ;"2"

ljmp powrt1

org bazowy+48 ;"3"

ljmp powrt1

org bazowy+64 ;"4"

ljmp powrt1

org bazowy+80 ;"5"

ljmp powrt1

org bazowy+96 ;"6"

ljmp powrt1

org bazowy+112 ;"7"

ljmp powrt1

org bazowy+128 ;"8"

ljmp powrt2

org bazowy+144 ;"9"

ljmp powrt2

org bazowy+160 ;"/"

lcall nap_sl ;tryb slave

clr ens1

ljmp powrt2

org bazowy+176 ;"*"

ljmp powrt2

org bazowy+192 ;"-"

lcall displ_off ;zgas wyswitlacz

ljmp powrt2

org bazowy+208 ;"+"

lcall displ_on ;zaswiec wyswietlacz

ljmp powrt2

org bazowy+224 ;"enter"

ljmp powrt2

org bazowy+240 ;"del"

ljmp powrt2

int_t0:

djnz r7, koniec

mov r7,#0dh

jb tryb_t,dzien

mov 30h,#02h ;odczyt godziny

mov numbyt1,#1

mov sla1,zegar

mov numbyt2,#3

mov sla2,zegar2

lcall odczyt

mov a,47h

lcall czas

lcall dwukr

mov a,46h

lcall czas

lcall dwukr

mov a,45h

lcall czas

lcall kursor0

reti

dzien:

mov 30h,#05h ;odczyt daty

mov numbyt1,#1

mov sla1,zegar

mov numbyt2,#2

mov sla2,zegar2

lcall odczyt

mov a,45h

lcall czas

lcall kropka

mov a,46h

lcall czas

lcall kropka ;-----

lcall kursor0

reti

koniec:

reti

end

OBSŁUGA PRZETWORNIKA A/C

; ----------- obsluga przetwornika AC -------

;x

hbajtad equ

lbajtad equ

;x

program:

anl adcon,#11111000b ;wybor do konwersji wej 0 multipleksera

anl adcon,#11011111b ;start konwersji niezalezny od stanu

;wejscia STADC

konw1: anl adcon,#11101111b ;kasowanie flagi zakonczenia konwersji

orl adcon,#00001000b ;start nowej konwersji AC

konw2: mov a,adcon ;oczekiwanie na zakonczenie konwersji

jnb acc.4,konw2

mov hbajtad,#0

mov lbatad,adch

mov r1,#2

konw3: clr c ;formowanie mlodszego i starszego bajtu

;liczby 10 bitowej

mov a,lbajtad ;otrzymanej po konwersji AC

rlc a

mov lbajtad,a

mov a,hbajtad

rlc a

mov hbajtad,a

djnz r1,konw3

mov a,lbajtad

mov a,adcon

anl a,#11000000b

rl a

rl a

orl a,lbajtad

mov lbajtad,a

mov r1,#0ffh

konw4: clr c ;przeksztelcenie liczby 10 bitowej do

;postaci dziesietnej

inc r1

mov a,lbajtad

subb a,#100

mov lbajtad,a

mov a,hbajtad

subb a,#0

mov hbajtad,a

jnc konw4

mov a,lbajtad

add a,#100

mov lbajtad,a

mov a,r1 ;znana jest juz liczba tysiecy i setek

cjne a,#10,konw5

mov wys1,#1

mov wys2,#0

jmp konw6

konw5: mov wys1,#0

mov wys2,a

konw6: mov a, lbajtad ;obliczanie liczby dziesiatek i jednosci

mov b,#10

div ab

mov wys3,a

mov wys4,b

jmp konw1

;x

end

C. Oprogramowanie na dyskietce

Dyskietka zawiera program „Obsługa I2C przez port równoległy”, działający w systemie Windows. Plik `I2C_soft' stanowi samorozpakowywujące archiwum.

1

1

Spis treści

2

Wstęp i cel pracy

3

39

Rozdział 2

70

20:33:0320:33:04Rozdział 3

76

Rozdział 4

77

Literatura

89

Dodatek

^*moduły te są sterowane czterema układami PCF 8274 (8 bitowy port dla magistrali I²C ) o różnych adresach sprzętowych. W przypadku komunikacji z tymi układami nie wysyła się subadresu.

---