Struktura logiczna uP; CU sygnały sterujące-IR rejestr rozkazów-sz.danych=F(rejestr flagowy) - ALU - RR,RR1,RR2(zespół rejestrów roboczych) = SP (wskaźnik stosu) - PC (licznik rozkazów) Sygnały sterujące: MEMW (zapis do pamięci) MEMR (odczyt z pamięci) IOW (zapis o układu wej/wyj) IOR, INT 9przerwanie) INTA (przyjecie przerwania) Układ DMA (bezpośredniego dostępu do pamięci)- jest to układ sterujący transmisją danych między pamięcią operacyjnąwej/wyj, odbywa się to bez uczestnictwa procesora który tylko inicjuje transmisje i przesyła do rejestrów sterujących układem DMA informacje o: -wielkości przesyłanego bloku danych - jego adresie w pamięci i kierunku transmisji po czym wzkazuje inne zadania. Jeżeli na wej układu pojawi się zespół danych i zwolni się magistrala systemowa to układ DMA przejmuje kontrole nad magistralą generując sygnały potrzebne do sterowania pamiecią i urządzeń zewnętrznych. DMA przyspiesz transmisje danych |
Procesor posiada kilka rejestrów sterujących. Słowo stanu programu PSW informuje o przebiegu i wyniku operacji art. I log, słowo decydujące zasilacz PCON jak wyżej Układy serii 522 mają 48 linii wejsc i 40 wyj zgrupowanych w 5 8-bitowych portów równoległych P0-P5 umieszczonych w przestrzeni adresowej rejess. SFR Porty P0-P4 sa 2 kierunkowe i mogą robic za wej i wyj niezależnie, Port P5 tylko jako wej Elementy struktury; =przerzutnik D (rejestr zatrzaskowy) tranzystor wyjściowy z układem polaryzującym, 3-stopniowa bramka wejsciowa. I linia pracuje jako bezpośrednie wyjscie, stan na kocówce układu zależy od stanu D np.,gdy do przerz. Wpisana jest 1, T wyj jest zatkany na końcówce stan wysoki. Do przez. Wpisane 0-powoduje otworzenie T i wymuszenie stanu niskiego na końcówce, zwarcie do masy. II linia parcująca jako bezpośrednie wejście- do przerzutnika D wpisana musi być 1 wtedy T jest zatkany a stan końcówki zależy od wymuszenia zewnętrznego |
Adr. Pamięci -jednolite-dla prostych systemów uP, cała przestrzeń adresowa podzielona jest między pamięc a układy wej.wyj. wszystkie te układy przyłączone są do szyny adr. Adr każdej z nich jest inny. Instrukcje zapisu lub odczytu informacji SA przekazywane sygnałem MEMR i MEMW= adr.rozdzielne- dla złożonych systemów.sa tu dostępne 2 przestrzenie adresowe jedna dla pamięci druga dla układów wej/wyj. Pamięc układu wej/wyj przyłączona jest do tych samych szyn adresowych. Rozdzielnie przestrzeni adre. Uzyskuje się przez sterowanie pamiecią innymi układami niż układy wej/wyj Zew magistrala adr i dan=rodzina 8051 rozbudowana jest przez dodanie zewnętrznj pamięci danych i programu. Port PO to 2-kierunkowa multipleksowa magistrala adresowa. Na PO przesyłane jest 8 mniej znaczących bitów adresu. PO jest strofowany sygnałem ALE i zatrzaskiwany w zewnętrznym rejestrze Latch. 8 bardziej znaczących bitów jest wysyłanych do P2 i tam utrzymywanych przez cały cykl zapisu do komórki pamięci zewnętrznej. Do sterowania pamięciami zewnętrznymi służą sygnały ALE-strobowanie adresu, PSEN-odczyt z zew pamieci progr. RD odczyt WR zapis do zew pam prog. Rejestry sterujące pracą J.C =8 bitowy akumulator ACC, rejestr roboczy i wskaźnik stanu DPTL składa się z 2 - 8 bitowych rej. |
Wysyłanie danych do portu-realizuje to prgram portów P0-P4. dane są przesyłane dalej magistralą zewnętrzną do zatrzasku i nie zmieniają się do chwili wpisania nowej wartośći. Odczytywanie portu może być za pomocą różnych rozkazów procesora a) pobranie danych z końcówek układu b)pobranie danych z rejestr zatrzaskowego. Wynik umieszcza się w rejestrze spcjalnym SFR^2 skad może być programowo odczytywany CHYBA 8051 -8 bitowa CPU -32 kierunkowa indywidualnie adr linie wej/wyj 128 bajt wew ram 2 166 bit układy czasowo licznikowe układ 2-kierunkowy transmisji szeregowy (FULLDUPLES) UART 2kierunkowy priorytetowy układ przerwań z 5 źródeł max 64 kb przestrzeni adresowej dlaprogr użytkow. Max KB przestrzeni adr zew pamięci danych W 8051 rozszerzenia mogą obejmować: stałą pamięc programu ROM (8kb)wew pamieć ram 256 bajtów, zwiększenie liczby rejestrów SRF, 5 8-bitowych portów wej/wyj, 2 16-bitowe układy czasowo licznikowe, 15 wejśc 2 poziomowy priorytetowy system przerwań
|
Struktura logiczna uP; CU sygnały sterujące-IR rejestr rozkazów-sz.danych=F(rejestr flagowy) - ALU - RR,RR1,RR2(zespół rejestrów roboczych) = SP (wskaźnik stosu) - PC (licznik rozkazów) Sygnały sterujące: MEMW (zapis do pamięci) MEMR (odczyt z pamięci) IOW (zapis o układu wej/wyj) IOR, INT 9przerwanie) INTA (przyjecie przerwania) Układ DMA (bezpośredniego dostępu do pamięci)- jest to układ sterujący transmisją danych między pamięcią operacyjnąwej/wyj, odbywa się to bez uczestnictwa procesora który tylko inicjuje transmisje i przesyła do rejestrów sterujących układem DMA informacje o: -wielkości przesyłanego bloku danych - jego adresie w pamięci i kierunku transmisji po czym wzkazuje inne zadania. Jeżeli na wej układu pojawi się zespół danych i zwolni się magistrala systemowa to układ DMA przejmuje kontrole nad magistralą generując sygnały potrzebne do sterowania pamiecią i urządzeń zewnętrznych. DMA przyspiesz transmisje danych |
Procesor posiada kilka rejestrów sterujących. Słowo stanu programu PSW informuje o przebiegu i wyniku operacji art. I log, słowo decydujące zasilacz PCON jak wyżej Układy serii 522 mają 48 linii wejsc i 40 wyj zgrupowanych w 5 8-bitowych portów równoległych P0-P5 umieszczonych w przestrzeni adresowej rejess. SFR Porty P0-P4 sa 2 kierunkowe i mogą robic za wej i wyj niezależnie, Port P5 tylko jako wej Elementy struktury; =przerzutnik D (rejestr zatrzaskowy) tranzystor wyjściowy z układem polaryzującym, 3-stopniowa bramka wejsciowa. I linia pracuje jako bezpośrednie wyjscie, stan na kocówce układu zależy od stanu D np.,gdy do przerz. Wpisana jest 1, T wyj jest zatkany na końcówce stan wysoki. Do przez. Wpisane 0-powoduje otworzenie T i wymuszenie stanu niskiego na końcówce, zwarcie do masy. II linia parcująca jako bezpośrednie wejście- do przerzutnika D wpisana musi być 1 wtedy T jest zatkany a stan końcówki zależy od wymuszenia zewnętrznego |
Adr. Pamięci -jednolite-dla prostych systemów uP, cała przestrzeń adresowa podzielona jest między pamięc a układy wej.wyj. wszystkie te układy przyłączone są do szyny adr. Adr każdej z nich jest inny. Instrukcje zapisu lub odczytu informacji SA przekazywane sygnałem MEMR i MEMW= adr.rozdzielne- dla złożonych systemów.sa tu dostępne 2 przestrzenie adresowe jedna dla pamięci druga dla układów wej/wyj. Pamięc układu wej/wyj przyłączona jest do tych samych szyn adresowych. Rozdzielnie przestrzeni adre. Uzyskuje się przez sterowanie pamiecią innymi układami niż układy wej/wyj Zew magistrala adr i dan=rodzina 8051 rozbudowana jest przez dodanie zewnętrznj pamięci danych i programu. Port PO to 2-kierunkowa multipleksowa magistrala adresowa. Na PO przesyłane jest 8 mniej znaczących bitów adresu. PO jest strofowany sygnałem ALE i zatrzaskiwany w zewnętrznym rejestrze Latch. 8 bardziej znaczących bitów jest wysyłanych do P2 i tam utrzymywanych przez cały cykl zapisu do komórki pamięci zewnętrznej. Do sterowania pamięciami zewnętrznymi służą sygnały ALE-strobowanie adresu, PSEN-odczyt z zew pamieci progr. RD odczyt WR zapis do zew pam prog. Rejestry sterujące pracą J.C =8 bitowy akumulator ACC, rejestr roboczy i wskaźnik stanu DPTL składa się z 2 - 8 bitowych rej. |
Wysyłanie danych do portu-realizuje to prgram portów P0-P4. dane są przesyłane dalej magistralą zewnętrzną do zatrzasku i nie zmieniają się do chwili wpisania nowej wartośći. Odczytywanie portu może być za pomocą różnych rozkazów procesora a) pobranie danych z końcówek układu b)pobranie danych z rejestr zatrzaskowego. Wynik umieszcza się w rejestrze spcjalnym SFR^2 skad może być programowo odczytywany CHYBA 8051 -8 bitowa CPU -32 kierunkowa indywidualnie adr linie wej/wyj 128 bajt wew ram 2 166 bit układy czasowo licznikowe układ 2-kierunkowy transmisji szeregowy (FULLDUPLES) UART 2kierunkowy priorytetowy układ przerwań z 5 źródeł max 64 kb przestrzeni adresowej dlaprogr użytkow. Max KB przestrzeni adr zew pamięci danych W 8051 rozszerzenia mogą obejmować: stałą pamięc programu ROM (8kb)wew pamieć ram 256 bajtów, zwiększenie liczby rejestrów SRF, 5 8-bitowych portów wej/wyj, 2 16-bitowe układy czasowo licznikowe, 15 wejśc 2 poziomowy priorytetowy system przerwań |
Struktura logiczna uP; CU sygnały sterujące-IR rejestr rozkazów-sz.danych=F(rejestr flagowy) - ALU - RR,RR1,RR2(zespół rejestrów roboczych) = SP (wskaźnik stosu) - PC (licznik rozkazów) Sygnały sterujące: MEMW (zapis do pamięci) MEMR (odczyt z pamięci) IOW (zapis o układu wej/wyj) IOR, INT 9przerwanie) INTA (przyjecie przerwania) Układ DMA (bezpośredniego dostępu do pamięci)- jest to układ sterujący transmisją danych między pamięcią operacyjnąwej/wyj, odbywa się to bez uczestnictwa procesora który tylko inicjuje transmisje i przesyła do rejestrów sterujących układem DMA informacje o: -wielkości przesyłanego bloku danych - jego adresie w pamięci i kierunku transmisji po czym wzkazuje inne zadania. Jeżeli na wej układu pojawi się zespół danych i zwolni się magistrala systemowa to układ DMA przejmuje kontrole nad magistralą generując sygnały potrzebne do sterowania pamiecią i urządzeń zewnętrznych. DMA przyspiesz transmisje danych |
Procesor posiada kilka rejestrów sterujących. Słowo stanu programu PSW informuje o przebiegu i wyniku operacji art. I log, słowo decydujące zasilacz PCON jak wyżej Układy serii 522 mają 48 linii wejsc i 40 wyj zgrupowanych w 5 8-bitowych portów równoległych P0-P5 umieszczonych w przestrzeni adresowej rejess. SFR Porty P0-P4 sa 2 kierunkowe i mogą robic za wej i wyj niezależnie, Port P5 tylko jako wej Elementy struktury; =przerzutnik D (rejestr zatrzaskowy) tranzystor wyjściowy z układem polaryzującym, 3-stopniowa bramka wejsciowa. I linia pracuje jako bezpośrednie wyjscie, stan na kocówce układu zależy od stanu D np.,gdy do przerz. Wpisana jest 1, T wyj jest zatkany na końcówce stan wysoki. Do przez. Wpisane 0-powoduje otworzenie T i wymuszenie stanu niskiego na końcówce, zwarcie do masy. II linia parcująca jako bezpośrednie wejście- do przerzutnika D wpisana musi być 1 wtedy T jest zatkany a stan końcówki zależy od wymuszenia zewnętrznego |
Adr. Pamięci -jednolite-dla prostych systemów uP, cała przestrzeń adresowa podzielona jest między pamięc a układy wej.wyj. wszystkie te układy przyłączone są do szyny adr. Adr każdej z nich jest inny. Instrukcje zapisu lub odczytu informacji SA przekazywane sygnałem MEMR i MEMW= adr.rozdzielne- dla złożonych systemów.sa tu dostępne 2 przestrzenie adresowe jedna dla pamięci druga dla układów wej/wyj. Pamięc układu wej/wyj przyłączona jest do tych samych szyn adresowych. Rozdzielnie przestrzeni adre. Uzyskuje się przez sterowanie pamiecią innymi układami niż układy wej/wyj Zew magistrala adr i dan=rodzina 8051 rozbudowana jest przez dodanie zewnętrznj pamięci danych i programu. Port PO to 2-kierunkowa multipleksowa magistrala adresowa. Na PO przesyłane jest 8 mniej znaczących bitów adresu. PO jest strofowany sygnałem ALE i zatrzaskiwany w zewnętrznym rejestrze Latch. 8 bardziej znaczących bitów jest wysyłanych do P2 i tam utrzymywanych przez cały cykl zapisu do komórki pamięci zewnętrznej. Do sterowania pamięciami zewnętrznymi służą sygnały ALE-strobowanie adresu, PSEN-odczyt z zew pamieci progr. RD odczyt WR zapis do zew pam prog. Rejestry sterujące pracą J.C =8 bitowy akumulator ACC, rejestr roboczy i wskaźnik stanu DPTL składa się z 2 - 8 bitowych rej. |
Wysyłanie danych do portu-realizuje to prgram portów P0-P4. dane są przesyłane dalej magistralą zewnętrzną do zatrzasku i nie zmieniają się do chwili wpisania nowej wartośći. Odczytywanie portu może być za pomocą różnych rozkazów procesora a) pobranie danych z końcówek układu b)pobranie danych z rejestr zatrzaskowego. Wynik umieszcza się w rejestrze spcjalnym SFR^2 skad może być programowo odczytywany CHYBA 8051 -8 bitowa CPU -32 kierunkowa indywidualnie adr linie wej/wyj 128 bajt wew ram 2 166 bit układy czasowo licznikowe układ 2-kierunkowy transmisji szeregowy (FULLDUPLES) UART 2kierunkowy priorytetowy układ przerwań z 5 źródeł max 64 kb przestrzeni adresowej dlaprogr użytkow. Max KB przestrzeni adr zew pamięci danych W 8051 rozszerzenia mogą obejmować: stałą pamięc programu ROM (8kb)wew pamieć ram 256 bajtów, zwiększenie liczby rejestrów SRF, 5 8-bitowych portów wej/wyj, 2 16-bitowe układy czasowo licznikowe, 15 wejśc 2 poziomowy priorytetowy system przerwań |
Struktura logiczna uP; CU sygnały sterujące-IR rejestr rozkazów-sz.danych=F(rejestr flagowy) - ALU - RR,RR1,RR2(zespół rejestrów roboczych) = SP (wskaźnik stosu) - PC (licznik rozkazów) Sygnały sterujące: MEMW (zapis do pamięci) MEMR (odczyt z pamięci) IOW (zapis o układu wej/wyj) IOR, INT 9przerwanie) INTA (przyjecie przerwania) Układ DMA (bezpośredniego dostępu do pamięci)- jest to układ sterujący transmisją danych między pamięcią operacyjnąwej/wyj, odbywa się to bez uczestnictwa procesora który tylko inicjuje transmisje i przesyła do rejestrów sterujących układem DMA informacje o: -wielkości przesyłanego bloku danych - jego adresie w pamięci i kierunku transmisji po czym wzkazuje inne zadania. Jeżeli na wej układu pojawi się zespół danych i zwolni się magistrala systemowa to układ DMA przejmuje kontrole nad magistralą generując sygnały potrzebne do sterowania pamiecią i urządzeń zewnętrznych. DMA przyspiesz transmisje danych |
Procesor posiada kilka rejestrów sterujących. Słowo stanu programu PSW informuje o przebiegu i wyniku operacji art. I log, słowo decydujące zasilacz PCON jak wyżej Układy serii 522 mają 48 linii wejsc i 40 wyj zgrupowanych w 5 8-bitowych portów równoległych P0-P5 umieszczonych w przestrzeni adresowej rejess. SFR Porty P0-P4 sa 2 kierunkowe i mogą robic za wej i wyj niezależnie, Port P5 tylko jako wej Elementy struktury; =przerzutnik D (rejestr zatrzaskowy) tranzystor wyjściowy z układem polaryzującym, 3-stopniowa bramka wejsciowa. I linia pracuje jako bezpośrednie wyjscie, stan na kocówce układu zależy od stanu D np.,gdy do przerz. Wpisana jest 1, T wyj jest zatkany na końcówce stan wysoki. Do przez. Wpisane 0-powoduje otworzenie T i wymuszenie stanu niskiego na końcówce, zwarcie do masy. II linia parcująca jako bezpośrednie wejście- do przerzutnika D wpisana musi być 1 wtedy T jest zatkany a stan końcówki zależy od wymuszenia zewnętrznego |
Adr. Pamięci -jednolite-dla prostych systemów uP, cała przestrzeń adresowa podzielona jest między pamięc a układy wej.wyj. wszystkie te układy przyłączone są do szyny adr. Adr każdej z nich jest inny. Instrukcje zapisu lub odczytu informacji SA przekazywane sygnałem MEMR i MEMW= adr.rozdzielne- dla złożonych systemów.sa tu dostępne 2 przestrzenie adresowe jedna dla pamięci druga dla układów wej/wyj. Pamięc układu wej/wyj przyłączona jest do tych samych szyn adresowych. Rozdzielnie przestrzeni adre. Uzyskuje się przez sterowanie pamiecią innymi układami niż układy wej/wyj Zew magistrala adr i dan=rodzina 8051 rozbudowana jest przez dodanie zewnętrznj pamięci danych i programu. Port PO to 2-kierunkowa multipleksowa magistrala adresowa. Na PO przesyłane jest 8 mniej znaczących bitów adresu. PO jest strofowany sygnałem ALE i zatrzaskiwany w zewnętrznym rejestrze Latch. 8 bardziej znaczących bitów jest wysyłanych do P2 i tam utrzymywanych przez cały cykl zapisu do komórki pamięci zewnętrznej. Do sterowania pamięciami zewnętrznymi służą sygnały ALE-strobowanie adresu, PSEN-odczyt z zew pamieci progr. RD odczyt WR zapis do zew pam prog. Rejestry sterujące pracą J.C =8 bitowy akumulator ACC, rejestr roboczy i wskaźnik stanu DPTL składa się z 2 - 8 bitowych rej. |
Wysyłanie danych do portu-realizuje to prgram portów P0-P4. dane są przesyłane dalej magistralą zewnętrzną do zatrzasku i nie zmieniają się do chwili wpisania nowej wartośći. Odczytywanie portu może być za pomocą różnych rozkazów procesora a) pobranie danych z końcówek układu b)pobranie danych z rejestr zatrzaskowego. Wynik umieszcza się w rejestrze spcjalnym SFR^2 skad może być programowo odczytywany CHYBA 8051 -8 bitowa CPU -32 kierunkowa indywidualnie adr linie wej/wyj 128 bajt wew ram 2 166 bit układy czasowo licznikowe układ 2-kierunkowy transmisji szeregowy (FULLDUPLES) UART 2kierunkowy priorytetowy układ przerwań z 5 źródeł max 64 kb przestrzeni adresowej dlaprogr użytkow. Max KB przestrzeni adr zew pamięci danych W 8051 rozszerzenia mogą obejmować: stałą pamięc programu ROM (8kb)wew pamieć ram 256 bajtów, zwiększenie liczby rejestrów SRF, 5 8-bitowych portów wej/wyj, 2 16-bitowe układy czasowo licznikowe, 15 wejśc 2 poziomowy priorytetowy system przerwań |