Image284

Image284



Przykłady rozwiązań dwójkowych sumatorów równoległych

Na rysunku 4.324 przedstawiono schemat logiczny równoległego sumatora 2-pozycyjnego. Sygnały pozycji i negacji przeniesienia są wytwarzane w każdym stopniu sumatora przez niezależny obwód. Sygnały te przechodzą w każdym stopniu sumatora tylko przez jedną bramkę I-NIE (NAND), dzięki temu uzy-

AfaBi+1 AufBj+j    A/ B{ A( 8/


Rys. 4.324. Schemat logiczny 2-pozycyjnego sumatora równoległego

skuje się dużą szybkość działania sumatora. Sygnały negacji i pozycji przeniesienia umożliwiają łatwe wykrycie zakończenia propagacji przeniesień, a tym samym wykrycie zakończenia operacji dodawania. Sumator charakteryzuje się niewielką liczbą bramek potrzebnych do jego realizacji (sześć bramek na każdy stopień sumatora). Do realizacji sumatorów równoległych kaskadowych, ale również i sumatorów „look-ahead” służą monolityczne sumatory scalone 83 (rys. 4.325a). Jest to 4-pozycyjny sumator równoległy umieszczony w obudowie z 16 wyprowadzeniami. Typowy czas sumowania wynosi 35 ns. Na rysunku 4.325b, c, d przedstawiono schematy ideowe kaskadowych układów realizujących operacje dodawania i odejmowania.

Szybkie sumatory typu „look-ahead"

Najprostszym układem sumatora równoległego jest układ iteracyjny, złożony z sumatorów jednopozycyjnych, z których każdy realizuje następujące funkcje przełączające:

St —    (1)

oraz

Ci = AiBi-ł-AiCi-1-ł-BiCi„i    (2)

Z postaci wyrażenia opisującego St oraz Ct wynika, że układ kombinacyjny realizujący te wyrażenia jest układem dwupoziomowym I-LUB (AND-OR). Jeśli oznaczymy przez Ar czas propagacji sygnału przez jeden poziom, to opóź-


Wyszukiwarka

Podobne podstrony:
Image215 Na rysunku 4.209 przedstawiono schemat logiczny 8-bitowego licznika synchronicznego, z doda
Image125 Na rysunku 4.68 przedstawiono schemat logiczny czterobitowego rejestru przesuwającego, zbud
Image481 Na rysunku 4.602 przedstawiono schemat logiczny układu, stanowiącego rozwinięcie schematu i
Image566 Na rysunku 4.747 przedstawiono schemat logiczny układu sterującego polem odczytowym, składa
Image257 Na rysunku 4.280 przedstawiono schemat ideowy układu, umożliwiającego realizację operacji X
Image274 Na rysunku 4.305 przedstawiono schemat ideowy kaskadowego połączenia trzech programowanych
Image100 Na rysunku 4.22 przedstawiono schemat ideowy bramki I-LUB-NIE realizującej funkcję: F= AB+C
Image141 Na rysunku 4.88 przedstawiono schemat ideowy pamięci szeregowej, zbudowanej z rejestrów prz
Image145 Na rysunku 4.95 przedstawiono schemat ideowy wykorzystania rejestru 198 jako licznika pierś
Image146 Wyjścia Na rysunku 4.98 przedstawiono schemat ideowy układu licznika Johnsona mod. 16 zbudo
Image305 Na rys. 4.350 przedstawiono schemat logiczny tetrady sumatora dziesiętnego — akumulującego.
Image517 Na rysunku 4.658 przedstawiono schemat ideowy translatora sygnałów, w którym czasy narastan

więcej podobnych podstron