Image305

Image305



Na rys. 4.350 przedstawiono schemat logiczny tetrady sumatora dziesiętnego — akumulującego. Składnik B jest sumowany z zawartością rejestru, przy zmianie impulsu taktującego ze stanu 0 na 1. Po wyzerowaniu rejestru może być wpisana do niego wartość początkowa C (X = 1) i wówczas w pierwszym takcie sumowania do wartości C dodawana jest wartość B.

Rozpatrzmy odejmowanie liczb, zapisanych w kodzie 8421. Jeden z algorytmów odejmowania liczb w tym kodzie przedstawiono w tablicy 4.19. W sumatorze / do odjemnej dodawane jest uzupełnienie do ł odjemnika (negacje po

Algorytm odejmowania liczb z uzupełnieniem do 1 odjemnika TabJica 4.19

Bit

przeniesie

nia

z teti ady

c,

Znak wyniku

p=i(+>

P = 0(—)

C„ = 1 CB — 0

1.    Dodaj uzupełnienie do 1 odjemnika (B) do odjemnej A w sumatorze / wraz z przeniesieniem cyklicznym

2.    Do wyniku z sumatora / dodaj 0000 w sumatorze II

3.    Do wyniku z sumatora / dodaj 1010 w sumatorze II

1.    Dodaj uzupełnienie do 1 odjemnika (B) do odjemnej A w sumatorze /

2.    Do uzupełnienia do 1 wyniku z sumatora / dodaj 1010 w sumatorze II

3.    Do uzupełnienia do 1 wyniku z sumatora / dodaj 0000 w sumatorze II

szczególnych bitów składnika B). Wynik dodawania (lub jego uzupełnienie) jest podawany do sumatora //, którego drugim składnikiem jest liczba 1010 lub 0000 — w zależności od znaku danej pozycji oraz znaku końcowego wyniku.

Przykład

1. Wynik odejmowania dodatni (P = 1)

102

101

10°

546

0101

0100

0110

-251

1101

1010

1110

+295

—1

0010

1110

— 0100

1<—

!<-

1111

0101

wynik z sumatora /:

0010

1111

0101

W sumatorze II:

dodaj 0000 lub 1010

0000

1010

0000

0010

1 1001

0101

(2)

| (9)

(5)

uzupełnienie do 1


wynik

przeniesienie

pominąć


Wyszukiwarka

Podobne podstrony:
Image333 W celu zilustrowania komparacji liczb przedstawionych w kodzie 8421 BCD, na rys. 4.380 prze
Image125 Na rysunku 4.68 przedstawiono schemat logiczny czterobitowego rejestru przesuwającego, zbud
Image215 Na rysunku 4.209 przedstawiono schemat logiczny 8-bitowego licznika synchronicznego, z doda
Image284 Przykłady rozwiązań dwójkowych sumatorów równoległych Na rysunku 4.324 przedstawiono schema
Image481 Na rysunku 4.602 przedstawiono schemat logiczny układu, stanowiącego rozwinięcie schematu i
skanuj0006 (127) 8.5. ZADANIE - OBLICZENIE PARAMETRÓW TENSOMETRU8.5.1. Wprowadzenie Na rys. 8.4 są p
Image566 Na rysunku 4.747 przedstawiono schemat logiczny układu sterującego polem odczytowym, składa
skanuj0006 (127) 8.5. ZADANIE - OBLICZENIE PARAMETRÓW TENSOMETRU8.5.1. Wprowadzenie Na rys. 8.4 są p
HWScan00187 dla £g Na rys. 5.27 przedstawiono schematy rozkładu zagłębienia się gąsj^ nic przy różny
Na rys. 42 przedstawiono schemat zasilacza regenerującego przeznaczonego do zasilania obwodu wyjścio
142 3 powierzchnię parownika. Na Rys. 5.13 przedstawiono schemat wymiennika parowego, w którym czynn
Image312 Schemat logiczny jednotetradowego sumatora w kodzie „+3” przedstawiono na rys. 4.357. Na ry

więcej podobnych podstron