122 123

..........

Z uwagi na wysoką óporność wejściową bramki, impedancja wejściowa takiego tranzystora ma praktycznie charakter czysto pojemnościowy. Ilość ładunku zgromadzonego na pojemności bramki decyduje o oporności kanału; typowe wartości dla stanu przewodzenia i odcięcia podane są na rys. 4.19^b-Tranzystor jest w stanie odcięcia (ob3zar odcięcia reprezentowany jest na rys. 3«1? przez oś Upg), dopóki napięcie bramki jest niższe od napięcia progowego, wynoszącego dla tranzystora z kanałem wzbogaconym typu N około +2 T. Tak więc, tranzystor jest odcięty (wyłączony), jeżeli TJgg < Ujjj= 2V.

W stanie przewodzenia, dla C_Dg > Ugg - 0^ tranzystor jest nasycony i zachowuje się jak źródło prądowe. Prąd nasycenia rośnie w przybliżeniu z kwadratem napięcia bramki Ugg. W obszarze nienasycenia, dla niewielkich wartości U^g, tranzystor można uważać za opornik.

Charakterystyki tranzystora MOS z kanałem typu P są zasadniczo komplementarne w stosunku do pokazanych na rys. 4.19c. Różnica tkwi w napięciu progowym, które dla tego tranzystora wynosi = - 3 V oraz w prądzie nasycenia, który' jest co do wartości bezwzględnej nieco mniejszy niż dla tranzystora NMOS przy identycznych napięciach drenu i bramki.

4.2.2. Bramki NOT, NAND 1 NOR

Najprostszym lecz reprezentatywnym układem dla logiki CMOS, umożliwiającym ogólne jej scharakteryzowanie, jest inwertor (bramka NOT), złożony z dwóch komplementarnych tranzystorów MOS, jak to pokazano na rys. 4.20a.

Rys. 4.20. Inwertor CMOS - układ podstawowy (a) oraz schemat zastępczy (b), na którym położenie kluczy odpowiada niskiemu poziomowi napięcia wejściowego

Połączenie schematów zastępczych obu tranzystorów daje schemat zastępczy lnwertora (rys. 4.20b), z-którego wynika, że jego impedancja wej-ściowa stanowi równoległe połączenie oporności rzędu 10    £ i pojemności

5 pF, zaś impedancja wyjściowa, identyczna w obu stanach logicznych, wynosi 750Ś1 .

Gdy napięcie wejściowe Jest niższe od progu U^, tranzystor    prze

wodzi, zaś T₂ Jest odcięty. Prąd płynący przez T., Jest bliski zera, gdyż oporność kanału Tg oraz oporność wejściowa ewentualnego innego układu CMOS, obciążającego inwertor, są bardzo duże. Zatem spadek napięcia na małej oporności przewodzącego kanału Jest bliski zera, w wyniku czego praktycznie ^UOH=^UZ* Gdy napięcie wejściowe Jest wyższe niż U_z - | n_Tp|, przewodzi Tg zaś T^ jest odcięty i analogiczne rozumowanie prowadzi do wniosku, że wtedy U_Q = Uq_L =0.

Wyznaczone wartości ^UOH ^{1 U}0L spełniają postulaty stawiane napięciom wejściowym następnego stopnia, tzn. U_QH w. U_z 4 U_z - (U_Tp) i U₀L‘⁶'^0<UTlf> skąd wynika, że:

-    w dowolnym punkcie sieci logicznej CMOS stan logiczny 1 reprezentowany jest przez pełne napięcie, a stan logiczny 0 przez napięcie zerowe („masę") ,

-    stabilnymi stanami pracy poszczególnych tranzystorów są stan nienasycenia (oporność praktycznie zerowa) 1 stan odcięcia (oporność kanału praktycznie nieskończona).

Traktując - w pierwszym przybliżeniu - każdy tranzystor jako idealny klucz można bez trudu wyjaśnić podstawowe schematy bramek NAND 1 NOR. W przypadku funktorów dwuwejściowyoh, schematy te mają postać jak na rys. 4.21.

Rys. 4.21. Dwuwejściowe bramki NAND (a) i NOR (b) w technice CMOS

W rzeczywistości, każde z wyptowadzonych na zewnątrz wejść układu CMOS wyposażone Jest w obwód zabezpieczający przed przebiciem izolacji podbramkowej. Napięcie przebicia bramki wynosi około 100 V, zaś Jej wysoka oporność wejściowa powoduje, że nawet niewielkie ładunki statyczne mogą